半導體器件的制作方法

本申請基于并且要求于2015年8月10日提交的日本專利申請2015-158023號的優先權的權益，該專利申請的公開通過引用的方式全部并入本文。

技術領域

本發明涉及一種半導體器件，并且涉及，例如，一種包括用于在不同電源之間發射和接收信號的電路的半導體器件。

背景技術：

帶電器件模型(CDM)是在半導體芯片中的靜電放電模型之一。通過測試方法來評估CDM耐受電壓，在該測試方法中，對整個半導體芯片充電，并且使GND(金屬)端子與測試管腳接觸以放電。

在先進工藝中，微型化促進了MOS晶體管的柵極氧化物膜的減薄，并且由此柵極耐受電壓的減小變得突出。因此，在測試靜電放電以評估靜電放電(ESD)電阻時(特別是在CDM測試時)，柵極擊穿有可能發生在MOS晶體管(特別是，在安裝有模擬電路和數字電路的半導體芯片上接收不同電源交叉信號并且將不同電源分別供應至模擬電路和數字電路的MOS晶體管)中。在下文中，在這種半導體芯片中，由數字電路占用的區域稱為“核心邏輯區域”，并且由模擬電路占用的區域稱為“模擬IP區域”。

供應至在模擬IP(知識產權)區域內部的模擬電路的模擬電源常常與數字電源電分離，以便避免從供應至在核心邏輯區域內部的數字電路的數字電源傳播的噪聲。然而，由于以下因素(1)和(2)，在數字電源與模擬電源之間的分離常常不利于ESD，特別是在CDM測試時。

(1)在模擬IP區域中的電源電壓線與基準電壓線(地面線)之間的電容小于在核心邏輯區域中的電容。

(2)在CDM測試時添加至模擬IP區域的封裝電容小于添加至核心邏輯區域的封裝電容。

這是因為，在模擬IP區域中的模擬電路的尺寸小于在核心邏輯區域中的數字電路的尺寸。如上面所描述的，在大多數情況下，模擬電路的所需要的尺寸小于數字電路的所需要的尺寸。在CDM測試時，認為從端子流出的浪涌電流的大部分傳至具有更大封裝電容的核心邏輯區域，特別是傳至基準電壓線。在對模擬電源端子進行CDM測試時，隨著CDM電流從端子通過多個保護元件流至在核心邏輯區域中的基準電壓線，在核心邏輯區域與模擬IP區域之間傳輸不同電源交叉信號的電路部分(該電路部分在下文中稱為“不同電源交叉部分”)中生成的電位差有可能很大，并且由此可以容易發生柵極擊穿。因此，在這種半導體芯片中，期望結合改進了不同電源交叉部分的ESD電阻的機制，該ESD電阻在CDM測試中是弱點。

日本未審專利申請公開2006-100606號公開了一種可以用少量的保護電路防止在多個電源之間生成的靜電放電事件(特別是通過CDM的靜電放電事件)的半導體器件。該半導體器件包括根據第一電源電壓和第一基準電壓來操作的電路塊、和根據第二電源電壓和第二基準電壓操作的電路塊。該半導體器件包括鉗位在第一電源電壓與第二基準電壓之間的電位差的鉗位電路、鉗位在第二電源電壓與第一基準電壓之間的電位差的鉗位電路、和鉗位在第一基準電壓與第二基準電壓之間的電位差的鉗位電路。

技術實現要素：

然而，在日本未審專利申請公開2006-100606號中所公開的技術中，當保護元件的耐受電壓由于處理微型化等而減小時，為了減小在電源與地面之間的鉗位電壓，除了增加鉗位電路的尺寸之外沒有其他措施。然而，本發明人已經發現增加鉗位電路的尺寸會引起半導體芯片的面積(即，成本)增加這一問題。

相關領域的其他問題和本發明的新穎特征將通過說明書和所附附圖的說明變得顯而易見。

根據一個方面，一種半導體器件包括：第一鉗位電路，該第一鉗位電路鉗位在第二電源電壓線與第一基準電壓線之間的電位差；電阻器電路，該電阻器電路連接在第二電源電壓線與第二電路塊之間，該第二電路塊與第一電路塊發射和接收信號；以及第二鉗位電路，該第二鉗位電路鉗位在連接在電阻器電路與第二電路塊之間的線與第一基準電壓線之間的電位差。

根據上述方面，能夠在防止半導體器件的成本升高的同時改進ESD電阻。

附圖說明

上述和其他方面、優點和特征將通過下面結合對應附圖的對特定實施例的說明而變得更顯而易見，其中：

圖1是示出了根據第一實施例的半導體芯片的電路配置的圖；

圖2是示出了根據第一實施例的鉗位電路的電路配置的圖；

圖3是示出了根據第一實施例的另一鉗位電路的電路配置的圖；

圖4A是示出了根據對比示例的半導體芯片的操作的圖；

圖4B是示出了根據第一實施例的半導體芯片的操作的圖；

圖5是示出了根據第二實施例的半導體芯片的電路配置的圖；

圖6是示出了根據第三實施例的半導體芯片的電路配置的圖；

圖7是示出了根據第四實施例的整個半導體芯片的布局圖像的圖；

圖8是示出了在根據第四實施例的半導體芯片內部的相應電路的布局圖像的圖；

圖9是示出了根據第五實施例的整個半導體芯片的布局圖像的圖；

圖10A是示出了根據其他實施例的鉗位電路(NMOS)的第一電路配置的圖；

圖10B是示出了根據其他實施例的鉗位電路(NMOS)的第二電路配置的圖；

圖10C是示出了根據另一實施例的鉗位電路(NMOS)的第三電路配置的圖；

圖11A是示出了根據其他實施例的鉗位電路(PMOS)的第一電路配置的圖；

圖11B是示出了根據其他實施例的鉗位電路(PMOS)的第二電路配置的圖；以及

圖11C是示出了根據其他實施例的鉗位電路(PMOS)的第三電路配置的圖。

具體實施方式

在下文中，將參照各個附圖對優選實施例進行描述。在以下實施例中示出的特定數值僅僅是圖示性的方便更容易地理解各個實施例，并且本發明不限于這些具體數值，除非另有明確指出。進一步地，在以下說明和附圖中，出于說明的清晰性，適當地省略并且簡化了對本領域的技術人員而言明顯的事項。

第一實施例

(第一實施例的配置)

下面將對第一實施例進行描述。首先，將參照圖1對根據第一實施例的半導體芯片1的電路配置進行描述。如圖1所示，半導體芯片1包括電路塊11和12、鉗位電路21至25、電阻器31和調節器32。半導體芯片1進一步包括電源電壓端子VDDT1、電源電壓端子VDDT2、基準電壓端子VSST1、基準電壓端子VSST2、電源電壓線VDDL1、電源電壓線VDDL2、基準電壓線VSSL1和基準電壓線VSSL2。

電源電壓VDD1從電源電壓端子VDDT1供應至電源電壓線VDDL1。電源電壓VDD2從電源電壓端子VDDT2供應至電源電壓線VDDL2。基準電壓VSS1從基準電壓端子VSST1供應至基準電壓線VSSL1。基準電壓VSS2從基準電壓端子VSST2供應至基準電壓線VSSL2。

電路塊11連接在電源電壓線VDDL1與基準電壓線VSSL1之間。電路塊11根據供應自電源電壓線VDDL1的電源電壓VDD1和供應自基準電壓線VSSL1的基準電壓VSS2操作。

電路塊12連接在電源電壓線VDDL2與基準電壓線VSSL2之間。電路塊12根據供應自電源電壓線VDDL2的電源電壓VDD2和供應自基準電壓線VSSL2的基準電壓VSS2操作。

更具體地說，電路塊12連接至電源電壓線VDDL2，其中電阻器31和調節器32置于其間。即，更確切地說，電路塊12根據通過電阻器31和調節器32減小電源電壓VDD2獲得的內電壓VDDM、和基準電壓VSS2操作。

即，電路塊11和12根據彼此不同的電源操作。電路塊11和12通過信號線連接并且相互發射和接收信號。在下文中，這些信號也稱為“不同電源交叉信號”。電路塊11和12中的每一個包括MOS晶體管(未示出)，該MOS晶體管接收不同電源交叉信號。電路塊11和12中的每一個包括CMOS反相器電路，該CMOS反相器電路包括例如PMOS晶體管(p溝道MOS晶體管)和NMOS晶體管(n溝道MOS晶體管)。通過CMOS反相器電路，電路塊11和12中的一個根據從電路塊11和12中的另一個輸出的不同電源交叉信號的值來獲得值。在第一實施例中，可以通過稍后描述的機制來避免在MOS晶體管中的柵極擊穿。換言之，第一實施例通過稍后描述的機制來改進在不同電源交叉部分中的ESD電阻。

鉗位電路21連接在電源電壓線VDDL1與基準電壓線VSSL2之間。鉗位電路21鉗位當施加ESD時在電源電壓線VDDL1與基準電壓線VSSL2之間生成的電位差。鉗位電路是例如NMOS鉗位電路，該NMOS鉗位電路包括RC定時器觸發電路，如將參照圖2詳細描述的。

鉗位電路22連接在電源電壓線VDDL2與基準電壓線VSSL1之間。鉗位電路22鉗位當施加ESD時在電源電壓線VDDL2與基準電壓線VSSL1之間生成的電位差。鉗位電路是例如NMOS鉗位電路，該NMOS鉗位電路包括RC定時器觸發電路，如將參照圖2詳細描述的。

鉗位電路23連接在基準電壓線VSSL1與基準電壓線VSSL2之間。鉗位電路23鉗位當施加ESD時在基準電壓線VSSL1與基準電壓線VSSL2之間生成的電位差。鉗位電路23是例如雙向二極管。

鉗位電路24連接在電源電壓線VDDL2與基準電壓線VSSL2之間。鉗位電路24鉗位當施加ESD時在電源電壓線VDDL2與基準電壓線VSSL2之間生成的電位差。鉗位電路是例如NMOS鉗位電路，該NMOS鉗位電路包括RC定時器觸發電路，如將參照圖2詳細描述的。

鉗位電路25連接在調節器32與電路塊12之間的線與基準電壓線VSSL1之間。鉗位電路25鉗位當施加ESD時在調節器32與電路塊12之間的線與基準電壓線VSSL1之間生成的電位差。鉗位電路25是例如雙向二極管，將參照圖3對該雙向二極管進行詳細描述。該雙向二極管的相對長度是例如大約10um至20um。應注意，為了簡化說明，在調節器32與電路塊12之間的線也稱為“內部線VDDML”。

電阻器31是包括預定電阻值(排除僅僅布線電阻的電阻值)的電路。電阻器31包括例如數百歐姆的電阻值。調節器32是減小來自電阻器31的電壓并且將減小的電壓供應至電路塊12的電路。調節器32包括當施加ESD時的數百歐姆的電阻值。應注意，在圖1中，雖然示出了電阻器31和調節器32按照從電源電壓線VDDL2至基準電壓線VSSL2的順序串聯連接的示例，但是不限于此，并且電阻器31和調節器32而是可以按照與上面的順序相反的順序連接。在這種情況下，內部線VDDML是在電阻器31與電路塊12之間的線。

利用這種配置，當靜電浪涌等施加至半導體芯片1時，通過將浪涌通過放電路徑放電(接下來將對其進行描述)，半導體芯片1保護電路塊11和12。

(1)電源電壓線VDDL1-鉗位電路21-基準電壓線VSSL2

例如，當正極性浪涌電壓施加至電源電壓線VDDL1時，鉗位電路21使浪涌電流從電源電壓線VDDL1放電至基準電壓線VSSL2，以便鉗位在電源電壓線VDDL1與基準電壓線VSSL2之間生成的電位差。

(2)電源電壓線VDDL2-鉗位電路22-基準電壓線VSSL1

例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，鉗位電路22使浪涌電流從電源電壓線VDDL2放電至基準電壓線VSSL1，以便鉗位在電源電壓線VDDL2與基準電壓線VSSL1之間生成的電位差。

(3)基準電壓線VSSL2-鉗位電路23-基準電壓線VSSL1

例如，當正極性浪涌電壓施加至電源電壓線VDDL2，并且浪涌電流通過鉗位電路24從電源電壓線VDDL2放電至基準電壓線VSSL2時，基準電壓線VSSL2的電壓增加。在這種情況下，鉗位電路23使浪涌電流從基準電壓線VSSL2放電至基準電壓線VSSL1，以便鉗位在基準電壓線VSSL2與基準電壓線VSSL1之間生成的電位差。

(4)電源電壓線VDDL2-鉗位電路24-基準電壓線VSSL2

例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，鉗位電路24使浪涌電流從電源電壓線VDDL2放電至基準電壓線VSSL2，以便鉗位在電源電壓線VDDL2與基準電壓線VSSL2之間生成的電位差。

(5)內部線VDDML-鉗位電路25-基準電壓線VSSL1

例如，當正極性浪涌電壓施加至電源電壓線VDDL2，并且內部線VDDML的電壓增加時，鉗位電路25使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，以便鉗位在內部線VDDML與基準電壓線VSSL1之間生成的電位差。

因此，半導體芯片1包括以下三個放電路徑，作為用于鉗位在電源電壓線VDDL2與基準電壓線VSSL1之間的電位差的放電路徑。雖然放電路徑的細節將在實施例的操作的說明中進行描述，但是以下的項1和項2是用于傳遞大的ESD的主路徑，并且項3是用于分割并且減小施加至不同電源交叉部分的電壓的次級路徑。

1.在上文(2)中描述的放電路徑

2.在上文(4)+(3)中描述的放電路徑

3.在上文(5)中描述的放電路徑

接下來，將參照圖2對鉗位電路21、22和24的電路配置進行描述。如圖2所示，鉗位電路21、22和24中的每一個包括電阻器R_I、電容器C、CMOS反相器電路201、NMOS晶體管202和二極管203。

進一步地，鉗位電路21、22和24中的每一個包括H端子和L端子。在鉗位電路21的情況下，H端子連接至電源電壓線VDDL1，并且L端子連接至基準電壓線VSSL2。在鉗位電路22的情況下，H端子連接至電源電壓線VDDL2，并且L端子連接至基準電壓線VSSL1。在鉗位電路24的情況下，H端子連接至電源電壓線VDDL2，并且L端子連接至基準電壓線VSSL2。

電阻器R_I和電容器C串聯連接在H端子與L端子之間。電阻器R_I連接在更接近H端子的一側，而電容器C連接在更接近L端子的一側。

在CMOS反相器電路201中，輸入端子連接至將電阻器R_I連接至電容器C的線，并且輸出端子連接至NMOS晶體管202的柵極和阱。關于NMOS晶體管202，漏極連接至H端子，并且源極連接至L端子。關于二極管203，陰極連接至H端子，并且陽極連接至L端子。

當較小的正極性浪涌電壓施加至H端子時，CMOS反相器電路201的輸入電壓通過電阻器R_I和電容器C的時間常數逐漸增加。在當CMOS反相器電路201的輸入電壓為“低”而輸入電壓正在增加的時段中，CMOS反相器電路201的輸出電壓(NMOS晶體管202的輸入電壓)成為“高”，并且由此導通NMOS晶體管202，并且使浪涌電流可以從H端子傳至L端子。當較大的浪涌電壓施加至H端子時，執行上面的操作，并且進一步地，導通NMOS晶體管202的寄生雙極晶體管(未示出)，并且然后可以使浪涌電流從H端子傳至L端子。

另一方面，當負極性浪涌電壓施加至H端子時，可以使浪涌電流通過二極管203從L端子傳至H端子。

接下來，將參照圖3對根據第一實施例的鉗位電路25的電路配置進行描述。如圖3所示，鉗位電路25包括二極管212和多個二極管211。

多個二極管211串聯連接在內部線VDDML與基準電壓線VSSL1之間。多個二極管211的陰極連接至更接近基準電壓線VSSL1的一側，并且多個二極管211的陽極連接至更接近內部線VDDML的一側。

二極管212的陰極連接至更接近內部線VDDML的一側，并且二極管212的陽極連接至更接近基準電壓線VSSL1的一側。

當在相應的多個二極管211與二極管212的陽極與相應的多個二極管211與二極管212的陰極之間的電位差超過預定閾值時，使電流從陽極傳至陰極。根據在內電壓VDDM與基準電壓VSS1之間的電位差來確定該多個二極管211的級數(即，該多個二極管211的數量)，從而使得在正常操作中泄漏電流不從內部電源VDDM傳至基準電壓VSS1。更具體地說，確定該多個二極管211的級數，從而使得二極管211的閾值Vf×該多個二極管211的級數不低于(電壓值VDDM-基準電壓VSS1)。

然后，例如，當正極性浪涌電壓施加至電源電壓線VDDL2，并且在內部線VDDML與基準電壓線VSSL1之間的電位差超過了二極管211的閾值Vf×二極管211的級數時，使浪涌電流通過該多個二極管211從內部線VDDML傳至基準電壓線VSSL1。即，鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

作為另一示例，當負極性浪涌電壓施加至電源電壓線VDDL2，并且在基準電壓線VSSL1與內部線VDDML之間的電位差超過了二極管212時，浪涌電流通過二極管212從基準電壓線VSSL1流至內部線VDDML，并且鉗位在基準電壓線VSSL1與內部線VDDML之間的電位差。

應注意，鉗位電路23被配置為包括例如二極管211和二極管212中的每一個。

(第一實施例的操作)

接下來，將參照圖4A和圖4B對根據第一實施例的半導體芯片1的操作進行描述。為了使第一實施例的優點變得清楚，在未使用根據第一實施例的鉗位電路25的情況(圖4A)與使用了根據第一實施例的鉗位電路25的情況(圖4B)之間進行比較，以便描述第一實施例的優點。

首先，將參照圖4A對未使用根據第一實施例的鉗位電路25的情況進行描述。當由ESD導致的浪涌電壓施加至電源電壓端子VDDT2時，使浪涌電流(ESD電流)通過連接在電源電壓線VDDL2與基準電壓線VSSL1之間的鉗位電路24傳至基準電壓端子VSST1。

當鉗位電路24的阻抗為R_C時，在電源電壓線VDDL2與基準電壓線VSSL1之間生成的電位差為I·R_C。將在電源電壓線VDDL2與基準電壓線VSSL1之間生成的電位差I·R_C按照原樣地施加至在電路塊11與12之間的不同電源交叉部分(在下文中也稱為“保護部分”)。

接下來，將參照圖4B對使用了根據第一實施例的鉗位電路25的情況進行描述。當將基準電壓線VSSL1用作參考并且由ESD導致的浪涌電壓施加至電源電壓端子VDDT1時，使浪涌電流通過兩個放電路徑傳至基準電壓端子VSST1。第一放電路徑是穿過連接在電源電壓線VDDL2與基準電壓線VSSL1之間的鉗位電路24的路徑(在下文中也稱為“主路徑”)。第二放電路徑是穿過連接在電源電壓線VDDL2與基準電壓線VSSL1之間的保護電阻器31、調節器32和鉗位電路25的路徑(在下文中也稱為“次級路徑”)。

根據歐姆定律，通過這兩個路徑的阻抗比來確定在流經主路徑與次級路徑的電流之間的電流比。為了盡可能減小當施加ESD時生成的電位差，通常為主路徑設計低阻抗，并且也為當施加ESD時被包括在主路徑中的鉗位電路24的阻抗R_C設計低阻抗(例如，小于或者等于1歐姆)。另一方面，由于被包括在次級路徑中的保護電阻器(電阻器31和調節器32)的電阻值R是例如數百歐姆，所以次級路徑具有比主路徑的阻抗更高的阻抗。

因此，使浪涌電流I的大部分傳至主路徑(即，流經主路徑的電流I1≈I)。由此，在電源電壓線VDDL2與基準電壓線VSSL1之間生成的電位差與在圖4A的情況中示出的電位差I·RC近乎相同。然而，將保護部分連接至電源電壓線VDDL2，其中保護電阻器(電阻器31和調節器32)置于其間。因此，當流經次級路徑的電流為I₂時，施加至保護部分的電位差為在圖4A的情況下通過從電位差I₂·R_C減去(I₂·R)而獲得的(I·R_C-I₂·R)，在其中，通過保護電阻器(電阻器31和調節器32)來實現該減小。

雖然在圖4B中圖示了僅僅一個主路徑以簡化說明，但是穿過電源電壓線VDDL2、鉗位電路24、基準電壓線VSSL2、鉗位電路23和基準電壓線VSSL1的路徑也用作主路徑。該路徑的阻抗(鉗位電路23和鉗位電路24的總阻抗)也是小于或者等于1歐姆的低阻抗。雖然迄今為止已經對包括這兩個主路徑的示例進行了說明，但是可以包括多個主路徑中的僅僅一個。

(第一實施例的優點)

如上面所描述的，根據第一實施例的半導體芯片1包括第一電路塊11，該第一電路塊11連接在第一電源電壓線VDDL1與第一基準電壓線VSSL1之間；以及第二電路塊12，該第二電路塊12連接在第二電源電壓線VDDL2與第二基準電壓線VSSL2之間并且與第一電路塊11發射和接收信號。該半導體芯片1進一步包括一個或者多個第一鉗位電路(鉗位電路22或者鉗位電路23和24)，該第一鉗位電路連接在第二電源電壓線VDDL2與第一基準電壓線VSSL1之間并且鉗位在第二電源線VDDL2與第一基準電壓線VSSL1之間的電位差。該半導體芯片1進一步包括電阻器電路，該電阻器電路連接在第二電源電壓線VDDL2與第二電路塊12之間并且當施加ESD時包括比第一鉗位電路的阻抗更大的電阻值。該半導體芯片1進一步包括第二鉗位電路25，該第二鉗位電路25連接在第一基準電壓線VSSL1與連接在電阻器電路與第二電路塊12之間的線(內部線)VDDML之間，并且鉗位在內部線VDDML與第一基準電壓線VSSL1之間的電位差。

利用這種配置，可以實現在(1)至(3)中描述的以下優點。

(1)能夠通過包括為不同電源交叉部分形成的第二鉗位電路25的次級放電路徑，來防止當向其施加ESD時在不同電源交叉部分中生成的電位差升高。即，由于通過次級放電路徑改進了ESD電阻，所以不必要增加在主放電路徑中的第一鉗位電路的尺寸。由此，能夠改進ESD耐受電壓(主要地，CDM耐受電壓)，而不增加鉗位電路21至24的尺寸。

(2)由于待添加的元件(鉗位電路25和保護電阻器)小，所以元件的添加很難帶來模擬IP區域的面積的增加。例如，由于在第一鉗位電路(例如，小于或者等于1歐姆)與保護電阻器(例如，數百歐姆)之間的電阻比，所以流經第二鉗位電路25的電流將是小電流(例如，大約數十毫安至數毫安)，所以第二鉗位電路25的尺寸可以足夠小使得這種小電流從其間流過。

(3)當鉗位電路直接連接至傳輸不同電源信號的信號線時，由于添加至信號線的電容的增加(特別是在高速信號的情況下)，信號特性可能退化。另一方面，在第一實施例中，由于鉗位電路不連接至傳輸不同電源交叉信號的信號線，并且鉗位電路25連接至電源線，所以信號特性將不會退化。

如上面所描述的，根據第一實施例，能夠在防止半導體器件(半導體芯片1)的成本升高的同時改進ESD電阻。

第二實施例

(第二實施例的配置)

接下來，將對第二實施例進行描述。將參照圖5對根據第二實施例的半導體芯片2的電路配置進行描述。如圖5所示，在根據第二實施例的半導體芯片2與在圖1中示出的根據第一實施例的半導體芯片1之間的不同之處在于，根據第二實施例的半導體芯片2不包括調節器32。

(第二實施例的操作)

由于根據第二實施例的半導體芯片2的操作與已經參照圖4B描述的根據第一實施例的半導體芯片1的操作相同，所以省略對其的說明。

(第二實施例的優點)

由于第二實施例的優點與第一實施例的優點相同，所以省略對其的說明。即，可以不使用電阻器31和調節器32兩者，而是可以將電阻器31的電阻值用作減小在不同電源交叉部分中生成的電位差的保護電阻的電阻值。

第三實施例

(第三實施例的配置)

接下來，將對第三實施例進行描述。將參照圖6對根據第三實施例的半導體芯片3的電路配置進行描述。如圖6所示，在根據第三實施例的半導體芯片3與在圖1中示出的根據第一實施例的半導體芯片1之間的不同之處在于，根據第三實施例的半導體芯片3不包括電阻器31。

(第三實施例的操作)

由于根據第三實施例的半導體芯片3的操作與已經參照圖4B描述的根據第一實施例的半導體芯片1的操作相同，所以省略對其的說明。

(第三實施例的優點)

由于第三實施例的優點與第一實施例的那些優點相同，所以省略對其的說明。即，可以不使用電阻器31和調節器32兩者，并且，而是可以將調節器32的電阻值用作減小在不同電源交叉部分中生成的電位差的保護電阻的電阻值。

第四實施例

(第四實施例的配置)

接下來，將對第四實施例進行描述。將參照圖7對根據第四實施例的半導體芯片4的相應區域的布局進行描述。如圖7所示，根據第四實施例的半導體芯片4包括大規模電路區域41、小規模電路區域42、和外圍I/O區域43。半導體芯片4粗略地劃分為內部區域和外圍I/O區域43。即，大規模電路區域41和小規模電路區域42被包括在內部區域中。

被包括在大規模電路區域41中的電路的尺寸大于被包括在小規模電路區域42中的電路的尺寸。小尺寸的電路區域42包括電路塊11和12、鉗位電路25、調節器32等。

外圍I/O區域43包括多個I/O單元、多個VDD電源單元、多個VSS電源單元、VDD貫通電源單元、和VSS貫通電源單元。

電源電壓VDD1和基準電壓VSS1作為公共電源從外部供應至半導體芯片4。多個VDD電源單元中的每一個從外部汲取電源電壓VDD1并且將其供應至在大規模電路區域41中的相應電路。多個VSS電源單元中的每一個從外部汲取電源電壓VSS1并且將其供應至在大規模電路區域41中的相應電路。

電源電壓VDD2和基準電壓VSS2作為專用電源從外部供應至半導體芯片4。VDD貫通電源單元從外部汲取電源電壓VDD2并且將其供應至在小規模電路區域42內部的相應電路。VSS貫通電源單元從外部汲取電源電壓VSS2并且將其供應至在小規模電路區域42中的相應電路。

VDD電源單元包括電源電壓端子VDDT1。VSS電源單元包括基準電壓端子VSST1。VDD貫通電源單元包括鉗位電路22(未示出)和電源電壓端子VDDT2。VSS貫通電源單元包括鉗位電路21(未示出)和基準電壓端子VSST2。

然而，通過大規模電路區域41汲取的公共電源(電源電壓VDD1和基準電壓VSS1)供應至在小規模電路區域42內部的電路塊11。即，小規模電路區域42包括公共電源區域，該公共電源區域包括根據公共電源操作的電路，諸如，電路塊11等；以及專用電源區域，該專用電源區域包括根據專用電源操作的電路，諸如，電路塊12等。

應注意，在圖7中，雖然示出了VDD貫通電源單元和VSS貫通電源單元設置在外圍I/O區域43內部的示例，但是不限于此。VDD貫通電源單元和VSS電源單元可以設置為靠近在半導體芯片4的內部區域內部的小規模電路區域42(即，在大規模電路區域41、小規模電路區域42和外圍I/O區域43外部)或者可以設置在小規模電路區域42內部。

接下來，將參照圖8對在根據第四實施例的半導體芯片4上的相應電路11、12、21至25、31和32的布局進行描述。如圖8所示，電路塊11和12、鉗位電路23至25、電阻器31和調節器32被包括在小規模電路區域42中。鉗位電路21和22、電源電壓端子VDDT1和VDDT2、和基準電壓端子VSST1和VSST2被包括在外圍I/O區域中。

如圖8所示，大規模電路區域41和小規模電路區域42設置在更接近半導體芯片1的內部的一側，并且外圍I/O區域43設置在更接近半導體芯片1的外部周圍的一側。

(第四實施例的操作)

由于根據第四實施例的半導體芯片4的操作與已經參照圖4B描述的根據第一實施例的半導體芯片1的操作相同，所以省略對其的說明。

(第四實施例的優點)

關于第四實施例的優點，將省略與第一實施例的說明相同的部分說明。如上面所描述的，在安裝有大電路和小電路并且將不同電源分別供應至大電路和小電路的半導體芯片中，由于在CDM測試等時添加至相應電源區域的封裝電容的差異等因素，所以存在CDM擊穿可能發生在大電路與小電路之間的不同電源交叉部分中的問題。

為了解決該問題，除了根據第一實施例的半導體芯片1的配置之外，在根據第四實施例的半導體芯片4中，第一電源電壓線VDDL1和第一基準電壓線VSSL1將第一電源電壓VDD1和第一基準電壓VSS1分別供應至大規模電路。進一步地，在根據第四實施例的半導體芯片4中，第二電源電壓線VDDL2和第二基準電壓線VSSL2將第二電源電壓VDD2和第二基準電壓VSS2分別供應至比大規模電路更小的小規模電路。

即，根據第四實施例，在不同電源交叉部分可以容易通過CDM測試而擊穿的半導體芯片4中，改進了在不同電源交叉部分中的ESD電阻。由此，根據第四實施例，可以優選地改進ESD電阻。

顯而易見的是，按照與第二實施例相似的方式，在第四實施例中，可以將半導體芯片4配置為包括電阻器31和調節器32中的一個。

第五實施例

(第五實施例的配置)

接下來，將對第五實施例進行描述。如圖9所示，根據第五實施例的半導體芯片5清楚地示出了，在根據在圖7中示出的第四實施例的半導體芯片4中，大規模電路區域41是核心邏輯區域51，并且小規模電路區域42是模擬IP區域52。即，被包括在核心邏輯區域51中的大規模電路是數字電路，并且被包括在IP區域52中的小規模電路是模擬電路。用于數字電路的電源作為公共電源(在下文中稱為“公共數字電源”)供應至核心邏輯區域51，并且用于模擬電路的電源作為專用電源供應至模擬IP區域52。

即，模擬IP區域52，該模擬IP區域52在第四實施例中已經被解釋為小規模區域42，包括：公共數字電源區域，該公共數字電源區域包括根據公共數字電源操作的電路諸如電路塊11等；以及專用電源區域，該專用電源區域包括根據專用電源操作的電路諸如電路塊12等。通過這種方式，模擬IP區域的電源區域常常被劃分為公共數字電源區域和專用電源區域。公共數字電源常常通過從核心邏輯區域51汲取電源來供應，并且專用電源常常經由VDD貫通電源單元和VSS貫通電源單元從外部供應，該專用電源專用于模擬電路。

利用這種配置，例如，電路塊11和12用作將模擬信號轉換為數字信號的轉換器。電路塊12從外部傳感器獲得指示測量結果的模擬信號，并且將模擬信號作為不同電源交叉信號輸出至電路塊11。電路塊11將作為不同電源交叉信號而獲得的模擬信號轉換為數字信號，并且將數字信號輸出至在核心邏輯區域51內部的數字電路。然后，在核心邏輯區域51內部的數字電路可以根據由傳感器獲得的測量結果來執行過程。

(第五實施例的操作)

由于根據第五實施例的半導體芯片5的操作與已經參照圖4B描述的根據第一實施例的半導體芯片1的操作相同，所以省略對其的說明。

(第五實施例的優點)

關于第五實施例的優點，將省略與第一實施例的說明相同的部分說明。如上面所描述的，在大多數情況下，模擬電路的所需要的尺寸小于數字電路的所需要的尺寸。另一方面，在根據第五實施例的半導體芯片5中，除了根據第四實施例的半導體芯片4的配置之外，已經說明了大規模電路是數字電路，并且小規模電路是模擬電路。即，根據第五實施例，在傾向于形成有在大規模電路與小規模電路之間的不同電源交叉部分的半導體芯片5中改進了不同電源交叉部分的ESD電阻，該不同電源交叉部分通過CDM測試容易擊穿。由此，根據第五實施例，可以優選地改進ESD電阻。

其他實施例

雖然在上面的第一至第五實施例中，已經說明了鉗位電路25具有在圖3中示出的電路配置的示例，但是不限于此。例如，可以將以下元件(1)至(6)中的任何一個用作鉗位電路25。

(NMOS晶體管：W尺寸數微米至數十微米)

(1)類型1

在該示例中，如圖10A所示，鉗位電路25包括NMOS晶體管221。關于NMOS晶體管221，漏極連接至內部線VDDML，并且源極、柵極和阱連接至基準電壓線VSSL1。

利用該配置，例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，內部線VDDML的電壓增加。然后，當導通NMOS晶體管221的寄生雙極晶體管時，使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，并且可以鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

(2)類型2

在該示例中，如圖10B所示，鉗位電路25包括NMOS晶體管221。關于NMOS晶體管221，漏極連接至內部線VDDML，源極和阱連接至基準電壓線VSSL1，并且柵極連接至基準電壓線VSSL2。

利用該配置，例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，使浪涌電流通過鉗位電路24放電至基準電壓線VSSL2，并且然后基準電壓線VSSL2的電壓增加。即，NMOS晶體管221的柵極電壓增加。導通NMOS晶體管221，使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，從而使得可以鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

(3)類型3

在該示例中，如圖10C所示，鉗位電路25包括NMOS晶體管221和電阻器222。關于NMOS晶體管221，漏極連接至內部線VDDML，源極和阱連接至基準電壓線VSSL1，并且柵極連接至基準電壓線VSSL1，其中電阻器222(數十千歐姆至數百千歐姆)置于其間。

利用該配置，例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，內部線VDDML的電壓增加，并且使由漏極-柵極寄生電容導致的位移電流從NMOS晶體管221的漏極傳至柵極。隨著位移電流經由電阻器222從柵極傳至基準電壓線VSSL1，柵極電壓增加以大于源極電壓。然后，導通NMOS晶體管221，使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，并且可以鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

(PMOS晶體管：W尺寸數微米至數十微米)

(1)類型1

在該示例中，如圖11A所示，鉗位電路25包括PMOS晶體管231。關于PMOS晶體管231，漏極連接至基準電壓線VSSL1，源極、柵極和阱連接至內部線VDDML。

利用該配置，例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，內部線VDDML的電壓增加。然后，當導通PMOS晶體管231的寄生雙極晶體管時，使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，并且然后可以鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

(2)類型2

在該示例中，如圖11B所示，鉗位電路25包括PMOS晶體管231。關于PMOS晶體管231，漏極連接至基準電壓線VSSL1，源極和阱連接至內部線VDDML，并且柵極連接至電源電壓線VDDL1。

利用該配置，例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，內部線VDDML的電壓增加。即，PMOS晶體管231的源極電壓增加。當施加ESD時，由于在電路塊11內部存在的在正向方向上的寄生二極管，所以PMOS晶體管231的柵極所連接的電源電壓線VDDL1具有與基準電壓線VSSL1的電位相比增加的電位。因此，柵極的電位變得低于源極。然后，導通PMOS晶體管231，使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，并且可以鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

(3)類型3

在該示例中，如圖11C所示，鉗位電路25包括PMOS晶體管231和電阻器232。關于PMOS晶體管231，漏極連接至基準電壓線VSSL1，源極和阱連接至內部線VDDML，并且柵極連接至內部線VDDML，其中電阻器232(數十千歐姆至數百千歐姆)置于其間。

利用該配置，例如，當正極性浪涌電壓施加至電源電壓線VDDL2時，內部線VDDML的電壓增加，使由寄生電容導致的位移電流從柵極傳至PMOS晶體管231的漏極，并且使柵極電壓減小以小于源極電壓。然后，導通PMOS晶體管231，并且使浪涌電流從內部線VDDML放電至基準電壓線VSSL1，從而使得可以鉗位在內部線VDDML與基準電壓線VSSL1之間的電位差。

第一實施例至第五實施例可以按本領域的普通技術人員的期望組合。

雖然已經根據多個實施例描述了本發明，但是本領域的技術人員要認識到，在所附權利要求書的精神和范圍內，可以用各種修改例來實踐本發明，并且本發明不限于上面所描述的示例。

進一步地，權利要求書的范圍不受上文所描述的實施例的限制。

而且，應注意，申請人的目的是涵蓋所有權利要求要素的等效物，即使稍后在審查期間被修改也如此。