半導體裝置和半導體裝置的制造方法與流程

文檔序號：12180375閱讀：282來源：國知局

本發明涉及半導體裝置和半導體裝置的制造方法，例如能夠合適地利用于具有非易失性存儲器單元的半導體裝置。

背景技術：

作為非易失性存儲器的1種，有時使用包括使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化物氮氧化物半導體)膜的分柵型單元的存儲器單元。此時，存儲器單元包括具有控制柵極電極的控制晶體管以及具有存儲器柵極電極的存儲器晶體管這2個MISFET。

例如，在專利文獻1(美國專利第7847343號說明書)中，公開了在凸型基板上形成有存儲器柵極的分柵構造的非易失性半導體存儲裝置。

另外，在專利文獻2(日本特開2009-54707號公報)中，公開了選擇柵極電極的柵極長度方向端部下的柵極絕緣膜的厚度形成為比柵極長度方向中央部下的柵極絕緣膜的厚度厚的分柵型MONOS存儲器單元。

專利文獻1：美國專利第7847343號說明書

專利文獻2：日本特開2009-54707號公報

技術實現要素：

本發明者從事于具有上述那樣的非易失性存儲器單元的半導體裝置的研究開發，研究了從存儲器柵極(MG)注入空穴來消除累積電荷的FN(Fowler-Nordheim)消除方式。

然而，在從存儲器柵極(MG)注入空穴的情況下，判明保留特性(電荷的保持特性)劣化。

因此，期望開發具有保留特性良好的非易失性存儲器單元的半導體裝置。

其他課題和新穎的特征將根據本說明書的敘述和附圖而變得明確。

如果簡單說明在本申請中公開的實施方式中的、代表性的實施方式的概要，則如下所述。

在本申請中公開的一個實施方式所示的半導體裝置具有配置于半導體基板的上方的第1柵極電極部以及與第1柵極電極部相鄰地配置于半導體基板的上方的第2柵極電極部。并且，形成于第1柵極電極部與半導體基板之間的第1絕緣膜在第2柵極電極部側的端部具有厚膜部。該厚膜部的膜厚大于第1絕緣膜的與第2柵極電極部側相反的一側的端部的膜厚。

根據在本申請中公開的代表性的實施方式所示的半導體裝置，能夠提高半導體裝置的特性。

附圖說明

圖1是示出實施方式1的半導體裝置的剖面圖。

圖2是示出實施方式1的半導體裝置的剖面圖。

圖3是示出實施方式1的半導體裝置的剖面圖。

圖4是示出實施方式1的半導體裝置的存儲器陣列的俯視圖。

圖5是示出實施方式1的半導體裝置的存儲器陣列的電路圖。

圖6是示出實施方式1的半導體裝置的結構例的框圖。

圖7是示出從消除開始到消除結束的流程的圖。

圖8是示出消除脈沖的第1例的圖。

圖9是示出消除脈沖的第2例的圖。

圖10是示出從寫入開始到寫入結束的流程的圖。

圖11是示出寫入脈沖的第1例的圖。

圖12是示出寫入脈沖的第2例的圖。

圖13是示出比較例的半導體裝置的剖面圖。

圖14是示出比較例的半導體裝置的剖面圖。

圖15是示出比較例的半導體裝置的剖面圖。

圖16是示出實施方式1的半導體裝置的剖面圖和俯視圖。

圖17示意性地示出實施方式1的半導體裝置的水平剖面以及動作時的電子和空穴的分布狀況。

圖18示意性地示出實施方式1的半導體裝置的水平剖面以及動作時的電子和空穴的分布狀況。

圖19示意性地示出實施方式1的半導體裝置的水平剖面以及動作時的電子和空穴的分布狀況。

圖20是示出閾值電位的變化與高溫放置時間的關系的圖。

圖21是示出實施方式1的半導體裝置的剖面圖。

圖22是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖23是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖24是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖25是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖26是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖27是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖28是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖29是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖30是示出實施方式1的半導體裝置的制造工序的剖面圖和俯視圖。

圖31是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖32是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖33是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖34是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖35是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖36是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖37是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖38是示出實施方式1的半導體裝置的制造工序的剖面圖。

圖39是示出實施方式2的半導體裝置的剖面圖。

圖40是示出實施方式2的半導體裝置的剖面圖。

圖41是示出實施方式2的半導體裝置的剖面圖。

圖42是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖43是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖44是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖45是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖46是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖47是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖48是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖49是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖50是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖51是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖52是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖53是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖54是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖55是示出實施方式2的半導體裝置的制造工序的剖面圖。

圖56是示出實施方式3的半導體裝置的剖面圖。

圖57是示出實施方式3的半導體裝置的剖面圖。

圖58是示出實施方式3的半導體裝置的剖面圖。

圖59是示出實施方式3的半導體裝置的剖面圖。

圖60是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖61是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖62是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖63是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖64是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖65是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖66是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖67是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖68是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖69是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖70是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖71是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖72是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖73是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖74是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖75是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖76是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖77是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖78是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖79是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖80是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖81是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖82是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖83是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖84是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖85是示出實施方式3的半導體裝置的制造工序的剖面圖。

圖86是示出實施方式4的半導體裝置的剖面圖。

圖87是示出實施方式4的半導體裝置的剖面圖。

圖88是示出實施方式4的半導體裝置的剖面圖。

圖89是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖90是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖91是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖92是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖93是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖94是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖95是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖96是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖97是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖98是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖99是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖100是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖101是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖102是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖103是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖104是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖105是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖106是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖107是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖108是示出實施方式4的半導體裝置的制造工序的剖面圖。

圖109是示出應用例的半導體裝置的剖面圖。

符號說明

100 半導體基板

103 元件分離區域

104 絕緣膜

105 多晶硅膜

105a 硅鍺膜

105b 多晶硅膜

106 下層絕緣膜

107 中層絕緣膜

108 上層絕緣膜

109 導電性膜

111a n^－型半導體區域

111b n⁺型半導體區域

119a n^－型半導體區域

119b n⁺型半導體區域

1001 控制電路

1002 輸入輸出電路

1003 地址緩沖器

1004 行解碼器

1005 列解碼器

1006 檢驗感測放大器電路

1007 高速讀出感測放大器電路

1008 寫入電路

1009 存儲器單元陣列

10010 電源電路

10011 電流修整電路

A 邏輯部

B 存儲器部

C 半導體裝置

CCA 區域

CG(CG1～CG4) 控制柵極電極部

CGI 控制柵極絕緣膜

CGIa 厚膜部

DL、DL1～DL4 漏極線

e 電子

F 凸片

GE 柵極電極部

GI 柵極絕緣膜

HM1 氧化硅膜

HM2 氮化硅膜

HM3 絕緣膜

h 空穴

IF1 絕緣膜

IL1～IL4 層間絕緣膜

M1、M2 布線

MA 存儲器單元區域

MD 漏極區域

MG(MG1～MG4) 存儲器柵極電極部

MGa 存儲器柵極電極部的一部分

ML1～ML4 布線

MMA 區域

MS 源極區域

ONO 絕緣膜

ONOa ONO的一部分

P1、P2 插銷

PA 外圍電路區域

R 凹處

SD 源極、漏極區域

SIL 金屬硅化物膜

SL、SL1、SL2 源極線

SMP 絕緣膜

SW 邊壁膜(側壁絕緣膜)。

具體實施方式

在以下的實施方式中，為了方便說明，在需要時，分割成多個部分或者實施方式來說明，但除了在特別明示了的情況下，它們并非相互無關，而是存在一方是另一方的一部分或者全部的變形例、應用例、詳細說明、補充說明等的關系。另外，在以下的實施方式中，在提及要素的數量等(包括個數、數值、量、范圍等)的情況下，除了在特別明示了的情況和從原理上明確被限定于特定的數量的情況等下，不限于該特定的數量，也可以在特定的數量以上或以下。

進而，在以下的實施方式中，其構成要素(也包括要素步驟等)除了在特別明示了的情況和從原理上明確認為是必需的情況等下，不一定是必需的。同樣地，在以下的實施方式中，在提及構成要素等的形狀、位置關系等時，除了在特別明示了的情況和從原理上明確認為并非如此的情況等下，包括實質上與其形狀等近似或者類似的形狀等。這對于上述數量等(包括個數、數值、量、范圍等)也一樣。

以下，根據附圖詳細說明實施方式。此外，在用于說明實施方式的所有附圖中，對具有相同功能的部件附加相同或者關聯的符號，省略其重復的說明。另外，在存在多個類似的部件(部位)的情況下，有時對總稱的符號追加記號來表示個別或者特定的部位。另外，在以下的實施方式中，除了特別需要的時候以外，原則上不重復進行相同或者同樣的部分的說明。

另外，在實施方式中使用的附圖中，即使是剖視圖，為了容易觀察附圖，也有時省略陰影線。另外，即使是俯視圖，為了容易觀察附圖，也有時附加陰影線。

另外，在剖面圖和俯視圖中，各部位的大小并非對應于實際器件，為了容易理解附圖，有時相對大地顯示特定的部位。另外，在剖面圖與俯視圖對應的情況下，為了容易理解附圖，也有時相對大地顯示特定的部位。

(實施方式1)

[構造說明]

以下，參照附圖，說明本實施方式的半導體裝置的構造。本實施方式的半導體裝置具有形成于存儲器單元區域MA的存儲器單元(存儲器晶體管、控制晶體管)。此處所說的晶體管被稱為MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效應晶體管)。

(存儲器單元的構造說明)

圖1～圖3是示出本實施方式的半導體裝置的剖面圖。圖4是示出本實施方式的半導體裝置的存儲器陣列的俯視圖。例如，圖1與圖4的A-A剖面對應，圖2與圖4的B-B剖面、C-C剖面對應，圖3與圖4的D-D剖面對應。圖5是示出本實施方式的半導體裝置的存儲器陣列的電路圖。圖6是示出本實施方式的半導體裝置的結構例的框圖。

如圖1～圖3所示，存儲器單元(存儲器元件、元件)包括具有控制柵極電極部CG的控制晶體管以及具有存儲器柵極電極部MG的存儲器晶體管。

具體來說，存儲器單元具有配置于半導體基板100(凸片F)的上方的控制柵極電極部CG以及配置于半導體基板100(凸片F)的上方并且與控制柵極電極部CG相鄰的存儲器柵極電極部MG。例如，控制柵極電極部CG和存儲器柵極電極部MG分別由硅膜構成。

并且，在本實施方式中，控制柵極電極部CG和存儲器柵極電極部MG隔著絕緣膜(CGI、ONO)配置于長方體狀的凸片F上。凸片F由半導體基板100(凸片F)的上部構成，如后所述，凸片F的平面形狀是具有恒定的寬度(Y方向的長度)的線狀(在X方向上具有長邊的矩形形狀)。在圖4中，4塊凸片F在Y方向上隔出恒定的間隔(間距)地配置。

然后，在控制柵極電極部CG與半導體基板100(凸片F)之間，配置控制柵極絕緣膜CGI。該控制柵極絕緣膜CGI例如由氧化硅膜構成。在本實施方式中，在控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部，其膜厚變大。換而言之，控制柵極絕緣膜CGI在存儲器柵極電極部MG側的端部具有厚膜部CGIa。進而，換而言之，控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部的膜厚(厚膜部CGIa的膜厚)大于控制柵極絕緣膜CGI的與存儲器柵極電極部MG側相反的一側的端部的膜厚。這樣，通過使控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部的膜厚增大，能夠提高存儲器單元的保留特性(電荷的保持特性)。詳細情況后述。

存儲器單元還具有配置于存儲器柵極電極部MG與半導體基板100(凸片F)之間的絕緣膜ONO(106、107、108)。絕緣膜ONO包括例如下層絕緣膜106、其上的中層絕緣膜107和其上的上層絕緣膜108。中層絕緣膜107成為電荷累積部。下層絕緣膜106例如由氧化硅膜構成。中層絕緣膜107例如由氮化硅膜構成。上層絕緣膜108例如由氧氮化硅膜構成。

絕緣膜ONO(106、107、108)配置于存儲器柵極電極部MG與半導體基板100(凸片F)之間以及控制柵極電極部CG與存儲器柵極電極部MG之間。

另外，存儲器單元還具有形成于半導體基板100的凸片F中的漏極區域MD和源極區域MS。另外，在存儲器柵極電極部MG和控制柵極電極部CG的合成圖案的側壁部，形成由絕緣膜構成的側壁絕緣膜(邊壁、邊壁間隔部)SW。

漏極區域MD包括n⁺型半導體區域119b和n^－型半導體區域119a。n^－型半導體區域119a相對于控制柵極電極部CG的側壁自匹配地形成。另外，n⁺型半導體區域119b相對于控制柵極電極部CG側的側壁絕緣膜SW的側面自匹配地形成，與n^－型半導體區域119a相比，接合深度較深并且雜質濃度較高。

源極區域MS包括n⁺型半導體區域111b和n^－型半導體區域111a。n^－型半導體區域111a相對于存儲器柵極電極部MG的側壁自匹配地形成。另外，n⁺型半導體區域111b相對于存儲器柵極電極部MG側的側壁絕緣膜SW的側面自匹配地形成，與n^－型半導體區域111a相比，接合深度較深并且雜質濃度較高。

這樣的包括低濃度半導體區域和高濃度半導體區域的源極區域(或者漏極區域)被稱為LDD(Lightly doped Drain，輕摻雜漏極)構造。

此外，在本說明書中，以動作時為基準定義漏極區域MD和源極區域MS。將在后述的讀出動作時施加低電壓的半導體區域統一稱為源極區域MS，將在讀出動作時施加高電壓的半導體區域統一稱為漏極區域MD。

另外，在漏極區域MD(n⁺型半導體區域119b)、源極區域MS(n⁺型半導體區域111b)的上部，形成金屬硅化物膜SIL。另外，在存儲器柵極電極部MG的上部，形成金屬硅化物膜SIL。另外，在控制柵極電極部CG的上部，形成蓋狀絕緣膜CAP。蓋狀絕緣膜CAP例如由氮化硅膜構成。

另外，在存儲器單元上，形成層間絕緣膜IL1、IL2、IL3、IL4。這些膜例如由氧化硅膜構成。在層間絕緣膜IL1中形成插銷P1，在插銷P1上形成布線M1。在層間絕緣膜IL3中形成插銷P2，在插銷P2上形成布線M2。布線M1、M2是例如埋入布線，由金屬等導電性材料構成。此處，布線M1、M2埋入到層間絕緣膜IL2、IL4中。

此處，圖1所示的2個存儲器單元夾著源極區域MS大致對稱地配置。此外，如后所述，在存儲器單元區域MA中，還配置多個存儲器單元。例如，在圖1所示的存儲器單元區域MA的左側的存儲器單元的更左側，配置共有漏極區域MD的存儲器單元(未圖示)。

將夾著該漏極區域MD配置的控制柵極電極部CG間的區域設為區域CCA。另外，將夾著源極區域MS配置的存儲器柵極電極部MG間的區域設為區域MMA。在圖1中，在區域MMA的兩側配置區域CCA。在該區域MMA中，還包括沿著存儲器柵極電極部MG的側壁配置的絕緣膜ONO(106、107、108)的形成區域。

如上所述，以交替配置被共有的源極區域MS和被共有的漏極區域MD的方式，在圖1中的左右方向(柵極長度方向)上配置多個存儲器單元，構成存儲器單元群(行)。另外，在與圖1的紙面垂直的方向(柵極寬度方向)上，也配置多個存儲器單元，構成存儲器單元群(列)。這樣陣列狀地形成多個存儲器單元。以下，參照圖4～圖6，說明存儲器陣列。

(存儲器陣列)

如圖4所示，凸片F(活性區域、影線部)按在X方向上延伸的線狀設置有多個。凸片F間是元件分離區域(103)。

存儲器單元的控制柵極電極部CG(CG1、CG2、CG3、CG4)與存儲器柵極電極部MG(MG1、MG2、MG3、MG4)以橫穿過凸片F的方式，在Y方向(與A-A剖面部交叉的方向、紙面縱向)上延伸。另外，源極線SL(SL1、SL2)在凸片F的上方，以橫穿過凸片F的方式在Y方向上延伸。凸片F中的源極區域(MS、n⁺型半導體區域111b)與源極線SL經由插銷(接觸插銷、連接部)P1連接。在多個凸片F上，以將在Y方向上排列配置的源極線SL上的插銷P1連接的方式，在Y方向上配置源極線SL。

相對于上述源極線SL對稱地配置控制柵極電極部CG和存儲器柵極電極部MG。凸片F中的漏極區域MD(n⁺型半導體區域119b)與漏極線DL經由插銷(接觸插銷、連接部)P1、P2等連接。在各個凸片F上，以將在X方向上排列配置的漏極區域MD上的插銷P2連接的方式，在X方向上配置布線(ML1、ML2、ML3、ML4)。

如圖5所示，存儲器單元(存儲器晶體管、控制晶體管)在源極線(SL1、SL2)與漏極線(DL1、DL2、DL3、DL4)的交點處陣列狀地配置。

如圖6所示，存儲器單元陣列1009設置于存儲器部B中。例如，通過該存儲器部B和邏輯部A來構成本實施方式的半導體裝置C。

存儲器部B例如包括控制電路1001、輸入輸出電路1002、地址緩沖器1003、行解碼器1004、列解碼器1005、檢驗感測放大器電路1006、高速讀出感測放大器電路1007、寫入電路1008、存儲器單元陣列1009和電源電路10010等。控制電路1001臨時地儲存從邏輯部A輸入的控制用信號并進行控制。另外，控制電路1001進行存儲器單元陣列1009內的存儲器單元的控制柵極電極部CG和存儲器柵極電極部MG的電位的控制。在輸入輸出電路1002中，對從存儲器單元陣列1009讀出或者向存儲器單元陣列1009寫入的數據、程序數據等各種數據進行輸入輸出。地址緩沖器1003臨時地儲存從邏輯部A輸入的地址。對地址緩沖器1003分別連接行解碼器1004和列解碼器1005。行解碼器1004根據從地址緩沖器1003輸出的行地址來進行解碼，列解碼器1005根據從地址緩沖器1003輸出的列地址來進行解碼。檢驗感測放大器電路1006是消除/寫入檢驗用的感測放大器，高速讀出感測放大器電路1007是在讀出數據時使用的讀出用感測放大器。寫入電路1008鎖存經由輸入輸出電路1002輸入的寫入數據，進行數據寫入的控制。電源電路10010包括生成在數據寫入、消除、檢驗等時候使用的各種電壓的電壓發生電路和生成任意的電壓值并供給到寫入電路的電流修整電路10011等。

此外，圖4～圖6所示的結構是一個例子，本實施方式的半導體裝置的結構不限定于此。

(動作)

接下來，說明存儲器單元的基本動作的一個例子。作為存儲器單元的動作，說明(1)讀出動作、(2)消除動作、(3)寫入動作這3個動作。但是，在這些動作的定義中有各種定義，特別是關于消除動作和寫入動作，也有時定義為相反的動作。

(1)讀出動作

例如，對控制柵極電極部CG側的漏極區域MD提供1.2V左右的正電位，對控制柵極電極部CG提供1.2V左右的正電位，從而將控制柵極電極部CG下的溝道設為導通狀態。然后，通過將存儲器柵極電極部MG設為規定的電位(即，寫入狀態的閾值與消除狀態的閾值的中間電位)，能夠將所保持的電荷信息作為電流而讀出。此處，通過將寫入狀態的閾值與消除狀態的閾值的中間電位設定為0V，不需要在電源電路內使對存儲器柵極電極部MG施加的電壓升壓，能夠使讀出高速化。

(2)消除動作

例如，對存儲器柵極電極部MG施加12V的電壓，對控制柵極電極部CG施加0V的電壓，對存儲器柵極電極部MG側的源極區域MS施加0V，對控制柵極電極部CG側的源極區域MS施加0V。由此，通過FN隧道現象從存儲器柵極電極部MG側向氮化硅膜(中層絕緣膜107、電荷累積部)注入空穴，從而消除所累積的電荷(此處，電子)(FN隧道消除方式)。但是，也可以將控制柵極電極部CG側的漏極區域MD設為電開路狀態。另外。也可以對控制柵極電極部CG施加1V左右的電位。

圖7是示出從消除開始到消除結束的流程的圖。如圖7所示，施加消除脈沖而將空穴注入到氮化硅膜(中層絕緣膜107)中，從而進行消除，其后，通過檢驗動作驗證存儲器單元是否達到所期望的閾值。在未達到所期望的閾值的情況下，反復進行再次施加消除脈沖這樣的序列。在達到所期望的閾值的情況下，消除結束。

此外，在第1次(N＝1)消除后進行檢驗之后，在進一步進行消除的情況下(N>1)的消除條件不一定需要與第1次消除條件相同。圖8示出消除脈沖的第1例。如圖8所示，在第1次消除(N＝1)中，將存儲器柵極電極部MG設為13V，將控制柵極電極部CG設為0V，將漏極區域MD設為0V，將源極區域MS設為0V，將凸片F(半導體基板100)設為0V。另外，在第2次以后的消除(N>1)中，將存儲器柵極電極部MG設為14V，將控制柵極電極部CG設為0V，將漏極區域MD設為0V，將源極區域MS設為0V，將凸片F(半導體基板100)設為0V。

圖9示出消除脈沖的第2例。如圖9所示，也可以對凸片F(半導體基板100)施加負電位。如圖9所示，在第1次消除(N＝1)中，將存儲器柵極電極部MG設為11V，將控制柵極電極部CG設為0V，將漏極區域MD設為－1V，將源極區域MS設為－1V，將凸片F(半導體基板100)設為－1V。另外，在第2次以后的消除(N>1)中，將存儲器柵極電極部MG設為13V，將控制柵極電極部CG設為0V，將漏極區域MD設為－1V，將源極區域MS設為－1V，將凸片F(半導體基板100)設為－1V。在該情況下，相對于存儲器柵極電極部MG與控制柵極電極部CG之間的電位差，存儲器柵極電極部MG與凸片F(半導體基板100)之間的電位差變大。因此，容易將空穴注入到存儲器柵極電極部MG下的氮化硅膜(中層絕緣膜107)中，能夠高效地消除氮化硅膜(中層絕緣膜107)中的電子。

(3)寫入動作

例如，對存儲器柵極電極部MG施加9.5V的電壓，對控制柵極電極部CG施加0.9V的電壓，對存儲器柵極電極部MG側的源極區域MS施加5.7V，對控制柵極電極部CG側的漏極區域MD施加比源極區域低的電位、例如0.3V。由此，在存儲器柵極電極部MG的控制柵極電極部CG側的端部集中地進行電子的注入。該注入方式被稱為SSI(Source Side Hot Electron，源極側熱電子)注入方式。

圖10是示出從寫入開始到寫入結束的流程的圖。如圖10所示，施加SSI脈沖而將注入電子到氮化硅膜(中層絕緣膜107)中，從而進行寫入，其后，通過檢驗動作驗證存儲器單元是否達到所期望的閾值。在未達到所期望的閾值的情況下，反復進行再次施加SSI脈沖這樣的序列。在達到所期望的閾值的情況下，寫入結束。

此外，在第1次(N＝1)寫入后進行檢驗之后進一步進行寫入的情況下(N>1)的寫入條件不一定需要與第1次寫入條件相同。圖11示出寫入脈沖的第1例。如圖11所示，在第1次寫入(N＝1)中，將存儲器柵極電極部MG設為9.5V，將控制柵極電極部CG設為0.9V，將源極區域MS設為5.7V，將漏極區域MD設為0.3V，將凸片F(半導體基板100)設為0V。另外，在第2次以后的消除(N>1)中，將存儲器柵極電極部MG設為11V，將控制柵極電極部CG設為0.9V，將源極區域MS設為4.9V，將漏極區域MD設為0.3V，將凸片F(半導體基板100)設為0V。

圖12示出寫入脈沖的第2例。如圖12所示，也可以對凸片F(半導體基板100)施加負電位。如圖12所示，在第1次寫入(N＝1)中，將存儲器柵極電極部MG設為9.5V，將控制柵極電極部CG設為1.5V，將源極區域MS設為5.7V，將漏極區域MD設為0.3V，將凸片F(半導體基板100)設為－1V。另外，在第2次以后的消除(N>1)中，將存儲器柵極電極部MG設為11V，將控制柵極電極部CG設為1.5V，將源極區域MS設為4.9V，漏極區域MD設為0.3V，將凸片F(半導體基板100)設為－1V。在該情況下，能夠使漏極區域MD與凸片F(半導體基板100)之間的電位差、存儲器柵極電極部MG與凸片F(半導體基板100)之間的電位差增大，所以能夠實現寫入速度的高速化。

這樣，根據本實施方式，在控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部設置厚膜部CGIa，所以能夠提高存儲器單元的保留特性(電荷的保持特性)。

圖13～圖15是示出比較例的半導體裝置的剖面圖。在比較例的半導體裝置中，控制柵極絕緣膜CGI在存儲器柵極電極部MG側的端部不具有厚膜部CGIa，膜厚大致均勻，在這一點上與圖1的半導體裝置有很大不同。此外，比較例的半導體裝置不具有凸片，形成于半導體基板100的主表面。另外，在控制柵極電極部CG上，未形成蓋狀絕緣膜而形成金屬硅化物膜SIL。在圖13中，在與圖1的半導體裝置對應的部位，附加相同符號，省略其說明。此外，在圖13～圖15中，示意性地示出動作時的電子和空穴的分布狀況。

如上所述，利用FN隧道消除方式，當通過FN隧道現象從存儲器柵極電極部MG側向氮化硅膜(中層絕緣膜107、電荷累積部)注入空穴時，在圖13所示的比較例中，在存儲器柵極電極部MG的角部，發生電場集中，通過該角部高效地注入空穴。

接下來，利用SSI注入方式(SSI寫入方式)，當在存儲器柵極電極部MG的控制柵極電極部CG側的端部注入電子時，由于注入方式的不同，無法完全消除空穴。因此，如圖14所示在存儲器柵極電極部MG的控制柵極電極部CG側的端部，電子和空穴的分布發生不匹配(mismatch)。換而言之，在氮化硅膜(中層絕緣膜107、電荷累積部)中產生電子局部存在的部位和空穴局部存在的部位。特別是，無法通過電子來蓋寫在存儲器柵極電極部MG的角部被集中地注入了的空穴。

其后，局部存在的電子與局部存在的空穴發生對湮滅，從而無法維持規定的電子量。特別是，在存儲器柵極電極部MG的角部，無法維持所需的電子量。這樣，保留特性(保持特性)劣化(圖15)。這樣的保留特性的劣化能夠通過加速試驗(在高溫例如150℃左右的環境下的放置)來確認。

進而，在采用凸片F構造的情況下，不僅凸片F的上表面，凸片F的側面也作為溝道區域而作出貢獻，所以在凸片F的側面也可能發生電子和空穴的分布的不匹配。因此，由電子、空穴的局部存在導致的保留特性的劣化更大。例如，有時凸片的寬度是10nm左右，凸片的高度是40nm左右，在這樣的情況下，凸片F的側面的溝道區域比凸片F的上表面的溝道區域大，應對電子和空穴的分布的不匹配的對策是重要的。

與此相對地，在本實施方式中，如圖1所示，在控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部設置厚膜部CGIa，所以在存儲器柵極電極部MG的角部，能夠更高效地注入電子，能夠抑制電子和空穴的分布的不匹配。換而言之，能夠通過在存儲器柵極電極部MG的角部集中地注入電子來蓋寫在存儲器柵極電極部MG的角部被集中地注入了的空穴。因此，能夠緩和電子和空穴的分布的不匹配，能夠提高保留特性。

進而，該厚膜部CGIa不僅形成于凸片F的上表面，還形成于凸片F的側面，所以能夠緩和電子和空穴的分布的不匹配。

圖16是本實施方式的半導體裝置的剖面圖和俯視圖。圖16的(A)示出剖面圖，(B)是在(A)的E－E部在水平方向上切斷的俯視圖。

圖1所示的控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部的厚膜部CGIa如圖16(B)所示，沿著凸片F的側面地形成。

圖17～圖19示意性地示出本實施方式的半導體裝置的水平剖面以及動作時的電子和空穴的分布狀況。

如圖17所示，利用FN隧道消除方式，當通過FN隧道現象從存儲器柵極電極部MG側向氮化硅膜(中層絕緣膜107、電荷累積部)注入空穴時，在存儲器柵極電極部MG的角部發生電場集中，通過該角部高效地注入空穴。

接下來，通過SSI注入方式，在存儲器柵極電極部MG的控制柵極電極部CG側的端部注入電子。在該情況下，如圖18所示，在控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部的厚膜部CGIa，產生來自存儲器柵極電極部MG的熱電子的注入電場，所以在存儲器柵極電極部MG的角部，能夠例如比圖14所示的比較例的情況更高效地對角部注入電子。由此，能夠緩和電子/空穴分布的不匹配，其后，即使局部存在的電子與局部存在的空穴發生對湮滅，也能夠維持規定的電子量(圖19)。例如，即使經過160℃左右的高溫加速試驗，也能夠維持規定的電子量。這樣，能夠提高存儲器單元的保留特性。

圖20是示出閾值電位的變化與高溫放置時間的關系的圖。縱軸表示閾值電位的變化量(降低量，ΔVth[V])，橫軸表示150℃下的放置時間[h]。曲線圖(a)表示本實施方式的情況，曲線圖(b)表示比較例(圖14等)所示的情況。

如本實施方式那樣，當在控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部設置了厚膜部CGIa的情況下，與未設置厚膜部的比較例的情況相比，可知保留特性提高。如上所述，在采用凸片構造的情況下，相對于溝道區域，凸片F的側面所占據的比例變高，所以由電子/空穴分布的不匹配的緩和帶來的保留特性的改善非常有用。這樣，本實施方式的結構應用于凸片構造的存儲器單元是有效果的。

此外，在圖1等中，說明了具有形成存儲器單元的存儲器單元區域MA的半導體裝置，但在半導體裝置中，也可以除了存儲器單元區域MA之外，還設置形成有外圍電路的外圍電路區域PA。在外圍電路區域PA中，形成構成外圍電路的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效應晶體管)。例如，能夠將用于驅動圖6的存儲器單元陣列1009的各種電路作為外圍電路形成于外圍電路區域PA。

(外圍晶體管的構造說明)

圖21是示出本實施方式的半導體裝置的剖面圖。在圖21中，示出形成于外圍電路區域PA的外圍晶體管(元件)的剖面。

如圖21所示，外圍晶體管具有配置于半導體基板100(凸片F)的上方的柵極電極部GE以及設置于柵極電極部GE的兩側的半導體基板100(凸片F)中的源極、漏極區域SD。凸片F由半導體基板100的上部構成，凸片F的平面形狀是具有恒定的寬度(Y方向的長度)的線狀(在X方向上具有長邊的矩形形狀)。柵極電極部GE以橫穿過凸片F的方式，在Y方向(與A－A剖面部交叉的方向、紙面縱向)上延伸。

柵極電極部GE例如能夠使用與控制柵極電極部CG同層的膜。另外，外圍晶體管具有配置于柵極電極部GE與半導體基板100(凸片F)之間的柵極絕緣膜GI。柵極絕緣膜GI例如能夠使用氧化硅膜。另外，作為柵極絕緣膜GI，也可以使用與控制柵極絕緣膜CGI同層的膜。但是，在柵極絕緣膜GI的端部，不需要設置厚膜部CGIa。

另外，在柵極電極部GE的側壁部，形成由絕緣膜構成的側壁絕緣膜SW。源極、漏極區域SD包括n⁺型半導體區域119b和n^－型半導體區域119a。n^－型半導體區域119a相對于柵極電極部GE的側壁自匹配地形成。另外，n⁺型半導體區域119b相對于側壁絕緣膜SW的側面自匹配地形成，與n^－型半導體區域119a相比，接合深度較深并且雜質濃度較高。在該源極、漏極區域SD(n⁺型半導體區域119b)的上部，形成金屬硅化物膜SIL。另外，在柵極電極部GE的上部，形成蓋狀絕緣膜CAP。

另外，在外圍晶體管(蓋狀絕緣膜CAP)上，形成層間絕緣膜IL1、IL2、IL3、IL4。這些膜例如由氧化硅膜構成。此外，在圖21中，雖然未圖示，但在層間絕緣膜(IL1～IL4)中，也可以形成插銷、布線。

[制法說明]

接下來，參照圖22～圖38，說明本實施方式的半導體裝置的制造方法，并且，使該半導體裝置的結構更明確。圖22～圖38是示出本實施方式的半導體裝置的制造工序的剖面圖。此外，圖30在圖的一部分包括俯視圖。

首先，如圖22、圖23所示，作為半導體基板100，準備由具有例如1～10Ωcm左右的電阻率的p型的單晶硅構成的半導體基板。接下來，通過對半導體基板100進行熱氧化來形成10nm左右的氧化硅膜HM1。接下來，在氧化硅膜HM1上，使用CVD(Chemical Vapor Deposition：化學氣相生長)法等來沉積50nm左右的氮化硅膜HM2。接下來，通過使用光刻技術和干法蝕刻技術來蝕刻氧化硅膜HM1、氮化硅膜HM2和半導體基板100，形成元件分離槽。接下來，在包括元件分離槽的內部的氮化硅膜HM2上，使用CVD法等來沉積氧化硅膜，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等來去除元件分離槽的外部的氧化硅膜，從而在元件分離槽的內部埋入氧化硅膜等絕緣膜。這樣的元件分離法被稱為STI(Shallow Trench Isolation，淺溝槽隔離)法。該元件分離區域103是具有恒定的寬度(Y方向的長度)的線狀(在X方向上具有長邊的矩形形狀)。多個線狀的元件分離區域103在Y方向上隔出恒定的間隔(間距)地配置。

其后，通過蝕刻絕緣膜的表面，使元件分離區域103的表面后退。由此，元件分離區域103間的半導體基板100的上部成為凸部(長方體狀的凸部)。該凸部成為凸片F(參照圖4的影線部)。即，交替地配置線狀的元件分離區域103和線狀的凸片F。此外，在外圍電路區域PA中，也形成線狀的凸片F。

此時，優選以將形成于元件分離區域103上的存儲器柵極電極部MG的底面配置得比凸片F的高度(凸片F的上表面與元件分離區域103的上表面的高低差)的一半的位置更靠上側的方式，調整凸片F的寬度、元件分離區域103的寬度、深度、存儲器柵極電極部MG的厚度等。這樣，通過將存儲器柵極電極部MG的底面配置得比凸片F的高度的一半更靠上側，能夠通過來自存儲器柵極電極部MG的熱電子的注入電場而在存儲器柵極電極部MG的角部更高效地注入電子。

接下來，去除氮化硅膜HM2，將氧化硅膜HM1作為直通(through)膜，將p型雜質(例如硼(B)等)進行離子注入。由此，在凸片F(半導體基板100(凸片F))中導入p型雜質。將p型雜質的導入區域稱為p型阱(未圖示)。也可以通過在未圖示的區域將n型雜質進行離子注入而形成n型阱。

接下來，如圖24、圖25所示，通過濕法蝕刻去除氧化硅膜HM1之后，在半導體基板100(凸片F)上形成絕緣膜104。該絕緣膜104成為控制柵極絕緣膜CGI和柵極絕緣膜GI。例如，在半導體基板100(凸片F)上，通過熱氧化而形成2nm左右的氧化硅膜。接下來，在絕緣膜104(CGI、GI)上形成控制柵極電極部CG、柵極電極部GE用的多晶硅膜105。例如，在絕緣膜104(CGI、GI)和元件分離區域103上，使用CVD法等來形成70nm左右的多晶硅膜105(CG、GE)。接下來，在多晶硅膜105(CG、GE)上形成蓋狀絕緣膜CAP。例如，在多晶硅膜105(CG、GE)上，使用CVD法等來形成20nm左右的氮化硅膜。

接下來，如圖26、圖27所示，使用光刻技術和干法蝕刻技術，去除區域MMA的絕緣膜104與多晶硅膜105的層疊膜。由此，在區域CCA中，殘存絕緣膜104(CGI、GI)與多晶硅膜105的層疊膜。然后，在該側面(在區域MMA中露出的側面)，絕緣膜104(CGI、GI)和多晶硅膜105(CG、GE)露出。

接下來，圖28、圖29所示，通過進行熱氧化，在絕緣膜104(CGI、GI)的端部(上述露出部)形成厚膜部CGIa。圖30的(A)示出剖面圖，(B)是在(A)的E－E部在水平方向上切斷的俯視圖。圖1所示的厚膜部CGIa如圖16(B)所示，也沿著凸片F的側面形成。厚膜部CGIa是鳥喙形狀，Z方向的膜厚隨著向存儲器柵極電極部MG側而緩緩變大。換而言之，厚膜部CGIa的膜厚大于絕緣膜104(CGI、GI)的與存儲器柵極電極部MG側相反的一側的端部的膜厚(在圖30中，T1>T2)。

接下來，如圖31、圖32所示，形成絕緣膜ONO(106、107、108)。首先，在包括控制柵極電極部CG的半導體基板100(凸片F)上，作為下層絕緣膜106，例如形成氧化硅膜。例如通過熱氧化法，按4nm左右的膜厚形成該氧化硅膜。此外，也可以使用CVD法等來形成氧化硅膜。接下來，在下層絕緣膜106上，作為中層絕緣膜107，例如通過CVD法等按7nm左右的膜厚沉積氮化硅膜。該中層絕緣膜107成為存儲器單元的電荷累積部。接下來，在中層絕緣膜107上，形成上層絕緣膜108。接下來，在中層絕緣膜107上，作為上層絕緣膜108，例如通過CVD法等按9nm左右的膜厚沉積氧化硅膜。

接下來，在絕緣膜ONO(106、107、108)上形成成為存儲器柵極電極部MG的導電性膜109。例如，在絕緣膜ONO(106、107、108)上，作為導電性膜109，使用CVD法等來沉積40nm左右的多晶硅膜。

接下來，如圖33、圖34所示，在控制柵極電極部CG的側壁部，形成邊壁狀的存儲器柵極電極部MG。

例如，對多晶硅膜進行回蝕。在該回蝕工序中，針對多晶硅膜通過各向異性的干法蝕刻去除從其表面起的規定的膜厚。通過該工序，能夠在控制柵極電極部CG的側壁部，隔著絕緣膜ONO使多晶硅膜邊壁狀(側壁膜狀)地殘存。此外，在區域CCA的兩側殘存多晶硅膜，其中的一方成為存儲器柵極電極部MG。此外，使用光刻技術和干法蝕刻技術來去除另一方的邊壁狀的多晶硅膜。此外，為了提高存儲器柵極的加工性，也可以設置虛擬柵極形成區域。例如，在存儲器陣列的端部，即使形成存儲器單元，特性也有可能發生偏差。例如，上述多晶硅膜的尺寸發生偏差，存儲器單元的特性發生偏差。因此，也可以將這樣的存儲器陣列的端部設為虛擬柵極形成區域，將形成于控制柵極電極部CG的兩端部的多晶硅膜設為虛擬柵極，進行控制以避免對存儲器單元的動作作出貢獻。

接下來，將存儲器柵極電極部MG作為掩模，蝕刻絕緣膜ONO(106、107、108)。由此，在存儲器柵極電極部MG與半導體基板100(凸片F)之間以及控制柵極電極部CG與存儲器柵極電極部MG之間殘存絕緣膜ONO(106、107、108)。

接下來，如圖35、圖36所示，在存儲器單元區域MA和外圍電路區域PA中，形成柵極絕緣膜GI和柵極電極部GE。例如，使用光刻技術和干法蝕刻技術，對外圍電路區域PA的絕緣膜104(GI)、多晶硅膜105(GE)和蓋狀絕緣膜CAP進行加工。

接下來，在存儲器單元區域MA中，形成源極區域MS和漏極區域MD，在外圍電路區域PA中，形成源極、漏極區域SD。

例如，將存儲器柵極電極部MG和控制柵極電極部CG作為掩模，在半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，從而形成n^－型半導體區域111a、119a。此時，n^－型半導體區域111a與存儲器柵極電極部MG的側壁自匹配地形成。另外，n^－型半導體區域119a與控制柵極電極部CG的側壁自匹配地形成。另外，將柵極電極部GE作為掩模，在半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，從而形成n^－型半導體區域119a。此時，n^－型半導體區域119a與柵極電極部GE的側壁自匹配地形成。

接下來，在存儲器柵極電極部MG、控制柵極電極部CG和柵極電極部GE的側壁部，形成邊壁膜(側壁絕緣膜)SW。例如，在包括存儲器柵極電極部MG、控制柵極電極部CG和柵極電極部GE上的半導體基板100(凸片F)上，使用CVD法等來沉積氧化硅膜。針對該氧化硅膜通過各向異性的干法蝕刻去除從其表面起的規定的膜厚，從而形成邊壁膜SW。接下來，將存儲器柵極電極部MG、控制柵極電極部CG、柵極電極部GE和側壁絕緣膜SW作為掩模，在半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，從而形成n⁺型半導體區域111b、119b。此時，n⁺型半導體區域111b、119b與邊壁膜SW自匹配地形成。該n⁺型半導體區域111b與n^－型半導體區域111a相比雜質濃度更高，接合的深度更深。另外，n⁺型半導體區域119b與n^－型半導體區域119a相比雜質濃度更高，接合的深度更深。通過該工序，形成包括n^－型半導體區域111a和n⁺型半導體區域111b的源極區域MS，并形成包括n^－型半導體區域119a和n⁺型半導體區域119b的漏極區域MD。另外，形成包括n^－型半導體區域119a和n⁺型半導體區域119b的源極、漏極區域SD。

接下來，在存儲器柵極電極部MG、源極區域MS、漏極區域MD和源極、漏極區域SD上，使用自對準硅化物技術，形成金屬硅化物膜SIL。

例如，在存儲器柵極電極部MG、源極區域MS、漏極區域MD和源極、漏極區域SD上形成金屬膜(未圖示)，對半導體基板100(凸片F)實施熱處理，從而使存儲器柵極電極部MG、源極區域MS、漏極區域MD和源極、漏極區域SD與上述金屬膜發生反應。由此，形成金屬硅化物膜SIL。上述金屬膜例如由鎳(Ni)、鎳－鉑(Pt)合金等構成，能夠使用噴鍍法等來形成。接下來，去除未反應的金屬膜。通過該金屬硅化物膜SIL，能夠使擴散電阻、接觸電阻等低電阻化。

其后，如圖37、圖38所示，在控制柵極電極部CG、存儲器柵極電極部MG、柵極電極部GE等的上方，作為層間絕緣膜IL1，使用CVD法等來沉積氧化硅膜IL1。接下來，在該氧化硅膜IL1中形成插銷P1，進而，在插銷P1上形成布線M1。插銷P1例如能夠通過在層間絕緣膜IL1中的接觸空穴內埋入導電性膜而形成。另外，布線M1例如能夠通過在層間絕緣膜IL2中的布線槽內埋入導電性膜而形成。其后，通過反復進行層間絕緣膜、插銷和布線的形成工序，能夠形成層間絕緣膜IL3、IlL4、插銷P2、布線M1。

通過以上的工序，能夠形成本實施方式的半導體裝置。

(實施方式2)

在實施方式1的半導體裝置中，將控制柵極絕緣膜CGI的厚膜部設為單層膜(單層的熱氧化膜)，但也可以將控制柵極絕緣膜CGI的厚膜部設為層疊膜(例如，熱氧化膜與沉積膜(deposit film)的層疊膜)。

以下，參照附圖，說明本實施方式的半導體裝置的構造。

[構造說明]

本實施方式的半導體裝置具有形成于存儲器單元區域MA的存儲器單元(存儲器晶體管、控制晶體管)和形成于外圍電路區域PA的外圍晶體管(參照圖55)。

(存儲器單元的構造說明)

圖39～圖41是示出本實施方式的半導體裝置的剖面圖。控制柵極絕緣膜CGI的厚膜部CGIa由層疊膜構成這一點和控制柵極電極部CG由層疊膜構成這一點與實施方式1(參照圖1等)的情況不同。以下，主要詳細說明與實施方式1的不同點。

如圖39～圖41所示，存儲器單元(存儲器元件)包括具有控制柵極電極部CG的控制晶體管和具有存儲器柵極電極部MG的存儲器晶體管。

具體來說，存儲器單元具有配置于半導體基板100(凸片F)的上方的控制柵極電極部CG以及配置于半導體基板100(凸片F)的上方并且與控制柵極電極部CG相鄰的存儲器柵極電極部MG。

控制柵極電極部CG和存儲器柵極電極部MG隔著柵極絕緣膜地配置于長方體狀的凸片F上。凸片F由半導體基板100(凸片F)的上部構成，凸片F的平面形狀是具有恒定的寬度(Y方向的長度)的線狀(在X方向上具有長邊的矩形形狀)。

控制柵極電極部CG與存儲器柵極電極部MG以橫穿過凸片F的方式，在Y方向(與A－A剖面部交叉的方向、紙面縱向)上延伸(參照圖4)。

存儲器柵極電極部MG例如由多晶硅膜構成。

另外，控制柵極電極部CG包括硅鍺膜105a和其上的多晶硅膜105b的層疊膜。此處，硅鍺膜105a的存儲器柵極電極部MG側的端部相比多晶硅膜105b的存儲器柵極電極部MG側的端部而后退。即，在多晶硅膜105b的存儲器柵極電極部MG側的端部下，有硅鍺膜105a的凹處(凹部、切痕，參照圖46的R)。然后，絕緣膜ONO(106、107、108)中的下層絕緣膜106的一部分進入到該凹處。由106a表示進入到凹處的下層絕緣膜的部分。換而言之，在多晶硅膜105b的存儲器柵極電極部MG側的端部下，沒有硅鍺膜105a，配置下層絕緣膜的一部分106a。

另外，還具有配置于存儲器柵極電極部MG與半導體基板100(凸片F)之間的絕緣膜ONO(106、107、108)以及配置于控制柵極電極部CG與半導體基板100(凸片F)之間的控制柵極絕緣膜CGI。

絕緣膜ONO例如包括下層絕緣膜106、其上的中層絕緣膜107和其上的上層絕緣膜108。

控制柵極絕緣膜CGI在存儲器柵極電極部MG側的端部具有厚膜部CGIa。并且，該厚膜部CGIa由層疊膜構成。即，厚膜部CGIa由第1絕緣膜部和其上的第2絕緣膜部的層疊膜構成。第1絕緣膜部是在控制柵極電極部CG與半導體基板100(凸片F)之間，在半導體基板100(凸片F)上按大致相同程度的膜厚配置的絕緣膜104的存儲器柵極電極部MG側的端部的部分。第2絕緣膜部是作為配置于存儲器柵極電極部MG與半導體基板100(凸片F)之間的絕緣膜ONO(106、107、108)中的下層絕緣膜106的一部分的、控制柵極電極部CG側的端部的部分106a。該部分106a配置為在下層絕緣膜106的縱部(垂直部)的下部潛入到控制柵極電極部CG的下部。

這樣，通過使控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部的膜厚增大，如在實施方式1中說明了的那樣，能夠提高存儲器單元的保留特性(電荷的保持特性)。

另外，存儲器單元還具有形成于半導體基板100的凸片F中的漏極區域MD和源極區域MS。另外，在漏極區域MD(n⁺型半導體區域119b)、源極區域MS(n⁺型半導體區域111b)等的上部，形成金屬硅化物膜SIL。另外，在存儲器柵極電極部MG的上部，形成金屬硅化物膜SIL。另外，在控制柵極電極部CG的上部，形成蓋狀絕緣膜CAP。蓋狀絕緣膜CAP例如由氮化硅膜構成。

另外，在存儲器單元上，形成層間絕緣膜(IL1、IL2、IL3、IL4)。在這些膜中形成插銷(P1、P2)、布線(M1、M2)。

此外，在上述存儲器單元中，存儲器陣列的結構(圖4～圖6)和存儲器單元的動作(圖7～圖12)與實施方式1的情況相同，所以省略其說明。

另外，在半導體裝置中，也可以除存儲器單元區域MA之外，還設置形成有外圍電路的外圍電路區域PA。形成于該外圍電路區域PA的外圍晶體管的構造與實施方式1的情況相同，所以省略其說明(參照圖21)。

[制法說明]

接下來，參照圖42～圖55，說明本實施方式的半導體裝置的制造方法，并且使得該半導體裝置的結構更明確。圖42～圖55是示出本實施方式的半導體裝置的制造工序的剖面圖。此外，主要詳細說明與實施方式1的不同點。

首先，如圖42、圖43所示，將氧化硅膜HM1和氮化硅膜HM2作為掩模，蝕刻半導體基板100，從而形成元件分離槽。接下來，在元件分離槽的內部埋入氧化硅膜等絕緣膜，蝕刻絕緣膜的表面，從而使元件分離區域103的表面后退。由此，能夠形成凸片F(參照圖4的影線部)。此時，形成于元件分離區域103上的存儲器柵極電極部MG的底面優選位于比凸片F的高度的一半的位置更靠上側的位置。此外，在外圍電路區域PA中，也形成凸片F。

接下來，去除氮化硅膜HM2，將氧化硅膜HM1設為直通膜，將p型雜質(例如硼(B)等)進行離子注入，形成p型阱(未圖示)。

接下來，如圖44、圖45所示，在去除氧化硅膜HM1之后，在半導體基板100(凸片F)上，例如通過熱氧化而形成成為控制柵極絕緣膜CGI和柵極絕緣膜GI的絕緣膜104(CGI、GI)。

接下來，在絕緣膜104上形成控制柵極電極部CG、柵極電極部GE用的導電性膜。例如，形成8nm左右的膜厚的硅鍺膜105a與60nm左右的膜厚的多晶硅膜105b的層疊膜。即，控制柵極電極部CG包括硅鍺膜105a與多晶硅膜105b。另外，柵極電極部GE包括硅鍺膜105a與多晶硅膜105b。這些膜例如使用CVD法等來形成。接下來，在多晶硅膜105b上形成蓋狀絕緣膜CAP。例如，在多晶硅膜105b上，使用CVD法等來形成20nm左右的氮化硅膜。

接下來，如圖46、圖47所示，使用光刻技術和干法蝕刻技術來去除區域MMA的絕緣膜104、硅鍺膜105a、多晶硅膜105b和蓋狀絕緣膜CAP。由此，在區域MMA中露出的側面，硅鍺膜105a和多晶硅膜105b露出。接下來，通過濕法蝕刻選擇性地將硅鍺膜105a蝕刻8nm左右。由此，在多晶硅膜105b下形成凹處R。

接下來，如圖48、圖49所示，形成絕緣膜ONO(106、107、108)。首先，在包括控制柵極電極部CG的半導體基板100(凸片F)上，作為下層絕緣膜106，例如形成氧化硅膜。例如通過CVD法等，按4nm左右的膜厚形成該氧化硅膜。此處，在多晶硅膜105b的下方的凹處R內也形成作為下層絕緣膜106的氧化硅膜。因此，在控制柵極絕緣膜CGI的存儲器柵極電極部MG側的端部，層疊絕緣膜104與作為下層絕緣膜106的氧化硅膜。如上所述，絕緣膜104是例如通過熱氧化法而形成的氧化硅膜(熱氧化膜)，層疊于其上的下層絕緣膜106是通過沉積法而形成的氧化硅膜(沉積膜)。

接下來，在下層絕緣膜106上，作為中層絕緣膜107，例如通過CVD法等按7nm左右的膜厚沉積氮化硅膜。該中層絕緣膜107成為存儲器單元的電荷累積部。接下來，在中層絕緣膜107上，形成上層絕緣膜108。接下來，在中層絕緣膜107上，作為上層絕緣膜108，例如通過CVD法等按9nm左右的膜厚沉積氧化硅膜。

接下來，在絕緣膜ONO(106、107、108)上形成成為存儲器柵極電極部MG的導電性膜109。例如，在絕緣膜ONO(106、107、108)上，作為導電性膜109，使用CVD法等來沉積40nm左右的多晶硅膜105b。

接下來，如圖50、圖51所示，在控制柵極電極部CG的側壁部，形成邊壁狀的存儲器柵極電極部MG。例如，針對多晶硅膜105b通過各向異性的干法蝕刻去除從其表面起的規定的膜厚。

接下來，如圖52、圖53所示，在外圍電路區域PA中，形成柵極絕緣膜GI和柵極電極部GE。例如，使用光刻技術和干法蝕刻技術來對外圍電路區域PA的絕緣膜104(GI)、多晶硅膜105b、硅鍺膜105a和蓋狀絕緣膜CAP進行加工。由此，形成包括硅鍺膜105a與多晶硅膜105b的層疊膜的柵極電極部GE。

接下來，在存儲器單元區域MA中，形成源極區域MS和漏極區域MD，在外圍電路區域PA中，形成源極、漏極區域SD。這些區域能夠與實施方式1同樣地形成。

接下來，在存儲器柵極電極部MG、源極區域MS、漏極區域MD和源極、漏極區域SD上，使用自對準硅化物技術，形成金屬硅化物膜SIL。金屬硅化物膜SIL能夠與實施方式1同樣地形成。

其后，如圖54、圖55所示，在控制柵極電極部CG、存儲器柵極電極部MG、柵極電極部GE等的上方，形成層間絕緣膜(IL1、IL2、IL3、IL4)、插銷(P1、P2)和布線(M1、M2)。層間絕緣膜、插銷和布線能夠與實施方式1同樣地形成。

通過以上的工序，能夠形成本實施方式的半導體裝置。

(實施方式3)

在實施方式1的半導體裝置中，通過與控制柵極電極部CG相同膜構成外圍晶體管的柵極電極部GE，但也可以通過與控制柵極電極部CG不同的膜構成外圍晶體管的柵極電極部GE。

以下，參照附圖，說明本實施方式的半導體裝置的構造。

[構造說明]

本實施方式的半導體裝置具有形成于存儲器單元區域MA的存儲器單元(存儲器晶體管、控制晶體管)以及形成于外圍電路區域PA的外圍晶體管。

(存儲器單元的構造說明)

圖56～圖58是示出本實施方式的半導體裝置的剖面圖。在控制柵極電極部CG上配置蓋狀絕緣膜CAP配置而配置金屬硅化物膜SIL這一點與實施方式1不同。

如圖56～圖58所示，存儲器單元(存儲器元件)包括具有控制柵極電極部CG的控制晶體管和具有存儲器柵極電極部MG的存儲器晶體管。

控制柵極電極部CG與存儲器柵極電極部MG以橫穿過凸片F的方式，在Y方向(與A－A剖面部交叉的方向、紙面縱向)上延伸(參照圖4)。

存儲器柵極電極部MG和控制柵極電極部CG例如由多晶硅膜構成。

然后，在控制柵極電極部CG與半導體基板100(凸片F)之間，配置控制柵極絕緣膜CGI。該控制柵極絕緣膜CGI例如由氧化硅膜構成。然后，該控制柵極絕緣膜CGI在存儲器柵極電極部MG側的端部具有厚膜部CGIa。

存儲器單元還具有配置于存儲器柵極電極部MG與半導體基板100(凸片F)之間的絕緣膜ONO(106、107、108)。

另外，存儲器單元還具有形成于半導體基板100的凸片F中的漏極區域MD和源極區域MS。另外，在漏極區域MD(n⁺型半導體區域119b)、源極區域MS(n⁺型半導體區域111b)等的上部，形成金屬硅化物膜SIL。另外，在存儲器柵極電極部MG和控制柵極電極部CG的上部，形成金屬硅化物膜SIL。

另外，在存儲器單元上，形成層間絕緣膜(IL1、IL2、IL3、IL4)。在這些膜中形成插銷(P1、P2)、布線(M1、M2)。

此外，在上述存儲器單元中，存儲器陣列的結構(圖4～圖6)和存儲器單元的動作(圖7～圖12)與實施方式1的情況相同，所以省略其說明。

另外，在半導體裝置中，也可以除存儲器單元區域MA之外，還設置形成有外圍電路的外圍電路區域PA。以下說明形成于該外圍電路區域PA的外圍晶體管的構造。

圖59是示出本實施方式的半導體裝置的剖面圖。在圖59中，示出形成于外圍電路區域PA的外圍晶體管的剖面。

如圖59所示，外圍晶體管具有配置于半導體基板100(凸片F)的上方的柵極電極部GE以及設置于柵極電極部GE的兩側的半導體基板100(凸片F)中的源極、漏極區域SD。凸片F由半導體基板100的上部構成，凸片F的平面形狀是具有恒定的寬度(Y方向的長度)的線狀(在X方向上具有長邊的矩形形狀)。柵極電極部GE以橫穿過凸片F的方式，在Y方向(與A－A剖面部交叉的方向、紙面縱向)上延伸。

柵極電極部GE例如能夠使用與控制柵極電極部CG不同的膜。另外，外圍晶體管具有配置于柵極電極部GE與半導體基板100(凸片F)之間的柵極絕緣膜GI。柵極絕緣膜GI能夠使用與控制柵極絕緣膜CGI不同的膜。

例如，作為柵極絕緣膜GI，能夠使用熱氧化膜與high-k絕緣膜的層疊膜。另外，作為柵極電極部GE，能夠形成金屬電極膜。作為金屬電極膜，能夠使用由氮化鉭/鈦/鋁構成的層疊膜。這樣，也可以作為柵極絕緣膜GI，使用具有高介電常數膜的絕緣膜，作為柵極電極部GE，使用具有金屬膜或者金屬化合物膜的導電性膜。

另外，在形成于層間絕緣膜IL0的凹部的底面和側壁形成柵極絕緣膜GI。另外，柵極電極部GE隔著柵極絕緣膜GI埋入到上述凹部的內部。

另外，在外圍晶體管(蓋狀絕緣膜CAP)上，形成層間絕緣膜IL1、IL2、IL3、IL4。這些膜例如由氧化硅膜構成。此外，在圖59中，雖然未圖示，但在層間絕緣膜(IL1～IL4)中，也可以形成插銷、布線。

[制法說明]

接下來，參照圖60～圖85，說明本實施方式的半導體裝置的制造方法，并且，使得該半導體裝置的結構更明確。圖60～圖85是示出本實施方式的半導體裝置的制造工序的剖面圖。此外，主要詳細說明與實施方式1的不同點。

首先，如圖60、圖61所示，將氧化硅膜HM1和氮化硅膜HM2作為掩模，蝕刻半導體基板100，從而形成元件分離槽。接下來，在元件分離槽的內部埋入氧化硅膜等絕緣膜，蝕刻絕緣膜的表面，從而使元件分離區域103的表面后退。由此，能夠形成凸片F(參照圖4的影線部)。此時，形成于元件分離區域103上的存儲器柵極電極部MG的底面優選位于比凸片F的高度的一半的位置更靠上側的位置。此外，在外圍電路區域PA中，也形成凸片F。

接下來，去除氮化硅膜HM2，將氧化硅膜HM1設為直通膜，將p型雜質(例如硼(B)等)進行離子注入，形成p型阱(未圖示)。

接下來，如圖62、圖63所示，在去除氧化硅膜HM1之后，在半導體基板100(凸片F)上，例如通過熱氧化而形成成為控制柵極絕緣膜CGI和柵極絕緣膜GI的絕緣膜104。

接下來，在絕緣膜104上使用CVD法等來形成控制柵極電極部CG、柵極電極部GE用的多晶硅膜105。接下來，在多晶硅膜105上，作為絕緣膜IF1，使用CVD法等來形成30nm左右的膜厚的氮化硅膜。

接下來，如圖64、圖65所示，使用光刻技術和干法蝕刻技術來去除區域MMA的絕緣膜104、多晶硅膜105和絕緣膜IF1并進行熱氧化，從而在區域MMA中，在露出于側面的絕緣膜104的端部形成厚膜部CGIa。

接下來，如圖66、圖67所示，形成絕緣膜ONO(106、107、108)。絕緣膜ONO能夠與實施方式1同樣地形成。

接下來，在絕緣膜ONO(106、107、108)上形成成為存儲器柵極電極部MG的導電性膜(多晶硅膜)109。

接下來，如圖68、圖69所示，在區域CCA的絕緣膜104與多晶硅膜105的層疊膜(控制柵極電極部CG)的側壁部，形成邊壁狀的存儲器柵極電極部MG。例如，針對多晶硅膜通過各向異性的干法蝕刻去除從其表面起的規定的膜厚。

接下來，通過在存儲器單元區域MA的區域MMA的半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，形成n^－型半導體區域111a。接下來，在存儲器柵極電極部MG的側壁部，形成邊壁膜(側壁絕緣膜)SW，在區域MMA的半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，從而形成n⁺型半導體區域111b。通過該工序，形成包括n^－型半導體區域111a和n⁺型半導體區域111b的源極區域MS。

接下來，形成埋入存儲器單元區域MA的區域MMA的埋入絕緣膜BL。例如，在半導體基板100的整個面上，作為埋入絕緣膜BL，形成氧化硅膜、具體來說SOG(Spin On Glass，旋涂玻璃)膜。SOG膜的濕法蝕刻率大，適合用作埋入絕緣膜BL。

接下來，如圖70、圖71所示，使用CMP法等來去除SOG膜的上部，直至存儲器柵極電極部MG露出為止。例如，SOG膜的表面高度是從半導體基板100的表面起50nm左右。通過調整SOG膜的表面高度，在后述的n型雜質的注入工序中，容易進行其控制。

接下來，如圖72、圖73所示，在半導體基板100的整個面上，作為蓋狀絕緣膜CAP，使用CVD法等來形成氮化硅膜。接下來，如圖74、圖75所示，去除存儲器單元區域MA的蓋狀絕緣膜CAP，對絕緣膜104與多晶硅膜105進行加工，從而形成控制柵極電極部CG。由此，漏極區域MD的形成區域露出。此時，在外圍電路區域PA中，也通過對絕緣膜104、多晶硅膜105和蓋狀絕緣膜CAP進行加工而形成這些層疊膜(一次柵極電極部)。

接下來，如圖76、圖77所示，通過在區域CCA和外圍電路區域PA的半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，形成n^－型半導體區域119a。接下來，在控制柵極電極部CG和外圍電路區域PA的上述層疊膜(一次柵極電極部)的側壁部，形成邊壁膜(側壁絕緣膜)SW。接下來，通過在區域CCA和外圍電路區域PA的半導體基板100(凸片F)中注入砷(As)或者磷(P)等n型雜質，形成n⁺型半導體區域119b。通過該工序，形成包括n^－型半導體區域119a和n⁺型半導體區域119b的漏極區域MD。另外，形成包括n^－型半導體區域119a和n⁺型半導體區域119b的源極、漏極區域SD。

接下來，在存儲器柵極電極部MG、控制柵極電極部CG、源極區域MS、漏極區域MD和源極、漏極區域SD上，使用自對準硅化物技術，形成金屬硅化物膜SIL。金屬硅化物膜SIL能夠與實施方式1同樣地形成。

接下來，如圖78、圖79所示，在控制柵極電極部CG、存儲器柵極電極部MG和外圍電路區域PA的上述層疊膜(一次柵極電極部)的上方，作為層間絕緣膜IL0，使用CVD法等來沉積氧化硅膜。接下來，使用CMP法等來去除該氧化硅膜IL0的上部，直至蓋狀絕緣膜CAP露出為止。

接下來，通過蝕刻去除蓋狀絕緣膜CAP和外圍電路區域PA的多晶硅膜105和絕緣膜104。通過該工序，在外圍晶體管的柵極電極部形成區域設置凹部(槽)(參照圖81)。

接下來，如圖80、圖81所示，在上述凹部，形成外圍晶體管的柵極絕緣膜GI。例如，柵極絕緣膜GI包括熱氧化膜與high-k絕緣膜的層疊膜。例如，通過對上述凹部的底面進行熱氧化，形成1nm左右的膜厚的氧化硅膜，進而，作為high-k絕緣膜，使用CVD法等在氧化硅膜上和上述凹部的側壁形成5nm左右的膜厚的Hf氧化膜。

接下來，在柵極絕緣膜GI上，形成成為柵極電極部GE的金屬電極膜。例如，在柵極絕緣膜GI上，作為阻擋膜(未圖示)而形成氮化鈦膜之后，在該氮化鈦膜上沉積金屬電極膜。作為金屬電極膜，能夠使用由氮化鉭/鈦/鋁構成的20nm左右的膜厚的層疊膜。例如能夠通過噴鍍法等形成這些膜。此外，在作為外圍晶體管而形成p溝道型MISFET的情況下，作為金屬電極膜，能夠使用由氮化鉭/氮化鈦/氮化鉭構成的20nm左右的膜厚的層疊膜。

接下來，如圖82、圖83所示，使用CMP法等來去除熱氧化膜與high-k絕緣膜的層疊膜以及金屬電極膜，直至層間絕緣膜IL0的表面露出為止。通過該工序，在上述凹部，形成柵極絕緣膜GI和柵極電極部GE。這樣的柵極絕緣膜GI和柵極電極部GE的結構部被稱為high-k/金屬構造。

其后，如圖84、圖85所示，在控制柵極電極部CG、存儲器柵極電極部MG、柵極電極部GE等的上方，形成層間絕緣膜(IL1、IL2、IL3、IL4)、插銷(P1、P2)和布線(M1、M2)。層間絕緣膜、插銷和布線能夠與實施方式1同樣地形成。

通過以上的工序，能夠形成本實施方式的半導體裝置。

(實施方式4)

在實施方式1的半導體裝置中，將控制柵極絕緣膜CGI設為單層的熱氧化膜，但也可以將控制柵極絕緣膜CGI的平坦部和厚膜部設為不同的膜(熱氧化膜和沉積膜)。

以下，參照附圖，說明本實施方式的半導體裝置的構造。

[構造說明]

本實施方式的半導體裝置具有形成于存儲器單元區域MA的存儲器單元(存儲器晶體管、控制晶體管)以及形成于外圍電路區域PA的外圍晶體管(參照圖108)。

(存儲器單元的構造說明)

圖86～圖88是示出本實施方式的半導體裝置的剖面圖。

如圖86～圖88所示，存儲器單元(存儲器元件)包括具有控制柵極電極部CG的控制晶體管和具有存儲器柵極電極部MG的存儲器晶體管。

控制柵極電極部CG和存儲器柵極電極部MG隔著柵極絕緣膜配置于長方體狀的凸片F上。凸片F由半導體基板100(凸片F)的上部構成，凸片F的平面形狀是具有恒定的寬度(Y方向的長度)的線狀(在X方向上具有長邊的矩形形狀)。

控制柵極電極部CG與存儲器柵極電極部MG以橫穿過凸片F的方式，在Y方向(與A－A剖面部交叉的方向、紙面縱向)上延伸(參照圖4)。

存儲器柵極電極部MG和控制柵極電極部CG例如由多晶硅膜構成。

然后，在控制柵極電極部CG與半導體基板100(凸片F)之間，配置控制柵極絕緣膜CGI。該控制柵極絕緣膜CGI具有膜厚大致相同的平坦部(橫部)以及比平坦部的膜厚厚并且位于存儲器柵極電極部MG側的端部的厚膜部CGIa。

存儲器單元還具有配置于存儲器柵極電極部MG與半導體基板100(凸片F)之間的絕緣膜ONO(106、107、108)。

另外，在存儲器單元上，形成層間絕緣膜(IL1、IL2、IL3、IL4)。在這些膜中形成插銷(P1、P2)、布線(M1、M2)。

此外，在上述存儲器單元中，存儲器陣列的結構(圖4～圖6)和存儲器單元的動作(圖7～圖12)與實施方式1的情況相同，所以省略其說明。

[制法說明]

接下來，參照圖89～圖108，說明本實施方式的半導體裝置的制造方法，并且，使得該半導體裝置的結構更明確。圖89～圖108是示出本實施方式的半導體裝置的制造工序的剖面圖。此外，主要詳細說明與實施方式1的不同點。

首先，如圖89、圖90所示，將氧化硅膜HM1和氮化硅膜HM2作為掩模，蝕刻半導體基板100，從而形成元件分離槽。接下來，在元件分離槽的內部埋入氧化硅膜等絕緣膜，蝕刻絕緣膜的表面，從而使元件分離區域103的表面后退。由此，能夠形成凸片F(參照圖4的影線部)。此時，形成于元件分離區域103上的存儲器柵極電極部MG的底面優選位于比凸片F的高度的一半的位置更靠上側的位置。此外，在外圍電路區域PA中，也形成凸片F。

接下來，去除氮化硅膜HM2，將氧化硅膜HM1設為直通膜，將p型雜質(例如硼(B)等)進行離子注入，形成p型阱(未圖示)。

接下來，如圖91、圖92所示，去除氧化硅膜HM1之后，在半導體基板100(凸片F)上，例如通過熱氧化而形成絕緣膜HM3。

接下來，在絕緣膜HM3上，作為絕緣膜(犧牲膜、間隔部用的絕緣膜)SPM，使用CVD法等來形成80nm左右的膜厚的氮化硅膜。

接下來，如圖93、圖94所示，使用光刻技術和干法蝕刻技術來去除區域CCA和外圍電路區域PA的絕緣膜HM3和絕緣膜SPM。由此，在區域MMA中殘存絕緣膜HM3和絕緣膜SPM的層疊膜。

接下來，如圖95、圖96所示，在半導體基板100的整個面上，形成成為厚膜部CGIa的絕緣膜。例如，在絕緣膜HM3和絕緣膜SPM的層疊膜的側面和上表面，使用CVD法等來形成10nm左右的氧化硅膜。接下來，如圖97、圖98所示，對該氧化硅膜進行回蝕。此時，調整回蝕條件，以使得僅在絕緣膜HM3和絕緣膜SPM的層疊膜的側面的下部殘存氧化硅膜(側壁膜)。在該側面的下部殘存的氧化硅膜成為厚膜部CGIa。此時，如圖97的C－C剖面部所示，在凸片F的側面也形成厚膜部CGIa。

接下來，如圖99、圖100所示，在區域CCA和外圍電路區域PA上，例如通過熱氧化而形成成為控制柵極絕緣膜CGI和柵極絕緣膜GI的絕緣膜104。由此，形成絕緣膜(熱氧化膜)104以及由作為沉積膜的氧化硅膜(側壁膜)構成的控制柵極絕緣膜CGI。這樣，也可以將厚膜部與平坦部(至少位于控制柵極絕緣膜CGI的與存儲器柵極電極部MG側相反的一側的端部的膜)設為不同的膜。

接下來，在絕緣膜104和絕緣膜SPM上形成控制柵極電極部CG、柵極電極部GE用的150nm左右的膜厚的多晶硅膜105。接下來，使用CMP法等來去除多晶硅膜105，直至絕緣膜SPM露出為止。接下來，通過蝕刻去除絕緣膜SPM和其下層的絕緣膜HM3。通過該工序，在區域MMA中設置凹部(槽)(參照圖10)。

接下來，如圖101、圖102所示，形成絕緣膜ONO(106、107、108)。首先，在上述凹部內和多晶硅膜105上，作為下層絕緣膜106，例如形成氧化硅膜。例如通過熱氧化法等，按4nm左右的膜厚形成該氧化硅膜。接下來，在下層絕緣膜106上，作為中層絕緣膜107，例如通過CVD法等按7nm左右的膜厚沉積氮化硅膜。該中層絕緣膜107成為存儲器單元的電荷累積部。接下來，在中層絕緣膜107上，形成上層絕緣膜108。例如，在中層絕緣膜107上，作為上層絕緣膜108，例如通過CVD法等按9nm左右的膜厚沉積氧化硅膜。

接下來，如圖103、圖104所示，在區域CCA的絕緣膜104與多晶硅膜105的層疊膜(控制柵極電極部CG)的側壁部，形成邊壁狀的存儲器柵極電極部MG。例如，針對多晶硅膜通過各向異性的干法蝕刻去除從其表面起的規定的膜厚。

接下來，如圖105、圖106所示，在外圍電路區域PA中形成柵極絕緣膜GI和柵極電極部GE。例如，使用光刻技術和干法蝕刻技術來對外圍電路區域PA的絕緣膜104與多晶硅膜105進行加工(參照圖106)。

接下來，在存儲器單元區域MA中，形成源極區域MS和漏極區域MD，在外圍電路區域PA中，形成源極、漏極區域SD。這些區域能夠與實施方式1同樣地形成。

接下來，在控制柵極電極部CG、存儲器柵極電極部MG、源極區域MS、漏極區域MD，柵極電極部GE和源極、漏極區域SD上，使用自對準硅化物技術，形成金屬硅化物膜SIL。金屬硅化物膜SIL能夠與實施方式1同樣地形成。

其后，如圖107、圖108所示，在控制柵極電極部CG、存儲器柵極電極部MG、柵極電極部GE等的上方，形成層間絕緣膜(IL1、IL2、IL3、IL4)、插銷(P1、P2)和布線(M1、M2)。層間絕緣膜、插銷和布線能夠與實施方式1同樣地形成。

通過以上的工序，能夠形成本實施方式的半導體裝置。

(應用例1)

在上述實施方式1～4的半導體裝置中，在凸片上形成存儲器單元和外圍晶體管，但也可以在平坦的半導體基板的活性區域上形成存儲器單元和外圍晶體管。

例如，也可以將圖4所示的凸片F的區域設為其表面高度與元件分離區域103相同程度的活性區域(p型阱)。在該情況下，能夠利用活性區域來形成源極線SL，所以能夠省略插銷P1、源極線SL。

(應用例2)

也可以將構成絕緣膜ONO的上層絕緣膜108設為層疊膜。例如，通過形成于中層絕緣膜107上的氧氮化硅膜、形成于其上的氮化硅膜與形成于其上的氧化硅膜的層疊膜來構成上層絕緣膜108。換言之，通過從下向上地層疊氧氮化硅膜、氮化硅膜和硅氧化膜而成的層疊膜來構成上層絕緣膜108。

(應用例3)

在實施方式2中，也可以構成為使多晶硅膜的存儲器柵極電極部MG側的端部下的硅鍺膜105a的凹處(凹部、切痕)增大，并且絕緣膜ONO(106、107、108)和存儲器柵極電極部MG的一部分進入到其內部。用ONOa表示進入到凹處的絕緣膜ONO的部分，用MGa表示進入到凹處的存儲器柵極電極部MG的部分。圖109是示出應用例的半導體裝置的剖面圖。

另外，通過進入到凹處的存儲器柵極電極部MG的一部分MGa，在讀出時，能夠使控制柵極電極部CG下的溝道的電阻減小，能夠提高讀出特性。

以上，根據其實施方式來具體說明了通過本發明者完成的發明，但本發明不限定于上述實施方式，在不脫離其主旨的范圍內能夠進行各種變更，這自不待言。

例如，也可以將實施方式2、4的存儲器單元與實施方式3的外圍晶體管組合。

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