具有摻雜的隔離絕緣層的鰭式場效應晶體管的制作方法
本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其制造方法。
背景技術：
隨著半導體工業已經進入到納米技術工藝節點以追求更高的器件密度、更高的性能和更低的成本，來自制造和設計問題的挑戰已經導致了諸如鰭式場效應晶體管(FinFET)的三維設計的發展。Fin FET器件通常包括具有高縱橫比的半導體鰭并且在其中形成半導體晶體管器件的溝道和源極/漏極區。利用溝道和源極/漏極區的增大的表面面積的優勢沿著鰭結構的側面并且在鰭結構的側面上方(例如，包裹)形成柵極，以制造更快、更可靠和更好控制的半導體晶體管器件。在一些器件中，諸如利用硅鍺(SiGe)、磷化硅(SiP)或者碳化硅(SiP)的FinFET的源極/漏極(S/D)部分的應變材料可以用于提高載流子遷移率。
技術實現要素：
為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種用于制造半導體器件的方法，包括：在襯底上方形成一個或多個鰭；在所述一個或多個鰭上方形成隔離絕緣層；將與氧反應的摻雜劑引入所述隔離絕緣層；對含有所述摻雜劑的所述隔離絕緣層進行退火；以及去除所述第一絕緣層的一部分以暴露所述一個或多個鰭的一部分。
根據本發明的另一方面，提供了一種用于制造半導體器件的方法，包括：在襯底上方形成多個鰭；在所述鰭上方形成隔離絕緣層，其中，所述隔離絕緣層填充相鄰鰭之間的凹槽；將與氧反應的摻雜劑引入所述隔離絕緣層；對含有所述摻雜劑的所述隔離絕緣層執行第一退火；平坦化所述隔 離絕緣層；對所述隔離絕緣層執行第二退火；去除所述隔離絕緣層的一部分，以暴露所述鰭的一部分。
根據本發明的又一方面，提供了一種半導體器件，包括：一個或多個鰭，設置襯底上；隔離絕緣層，設置為鄰近所述一個或多個鰭；其中，所述隔離絕緣層包括摻雜有與氧反應的材料的氧化硅；柵極結構，設置在所述一個或多個鰭的第一區域上以及所述隔離絕緣層上；以及源極/漏極區域，設置在所述一個或多個鰭的第二區域上。
附圖說明
當結合附圖進行閱讀時，通過以下詳細描述可更好地理解本發明。應該注意，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于示出的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增加或減少。
圖1示出了在半導體器件中彎曲的鰭的實例。
圖2是根據本發明的實施例的用于制造具有鰭結構(FinFET)的半導體FET器件的示例性工藝流程圖。
圖3-13示出了根據本發明的實施例的用于制造半導體器件的示例性的有順序的方法以及半導體器件的中間階段。
圖14是根據本發明的實施例的用于制造具有FinFET的半導體FET器件的示例性工藝流程圖。
具體實施方式
應該理解，以下公開內容提供了多個不同的實施例或實例以用于實施本發明的不同特征。下面描述了組件和布置的具體實例或實例以簡化本發明。當然，這些僅是實例而不旨在限制本發明。例如，元件的尺寸不限制于公開的范圍或數值，但是可以取決于工藝條件和/或期望的器件性能。而且，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，使得第一部件和第二部件可以不直接接 觸的實施例。為了簡化和清楚，可以以不同的尺寸任意地繪制各個部件。
而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋轉90度或在其他方位上)，并因此對本文中所使用的空間相對位置描述符進行同樣的解釋。此外，術語“由...制成”意為“包括”或者“由...組成”。
可以從本發明的一個或多個實施例中獲利的器件的實例為半導體器件。例如，這種器件為FinFET器件。例如，FinFET器件可以是包括P型金屬氧化物半導體(PMOS)FinFET器件和N型金屬氧化物半導體(NMOS)FinFET器件的互補金屬氧化物半導體(CMOS)器件。以下公開內容包括FinFET實例以說明本發明的各個實施例。然而，應該理解，除了權利要求中特別聲明之外，本申請不應限制于特定類型的器件。
鰭彎曲和晶體錯位是FinFET半導體器件的制造過程中的主要產量抑制因素。在高溫退火期間，淺溝槽隔離(STI)氧化物收縮可以導致鰭彎曲和晶體錯位(諸如硅晶體位錯)。另外，在高溫退火操作期間，通過由鰭的氧化所導致的鰭的減薄使得鰭彎曲/晶體位錯更嚴重。在高溫退火期間，淺溝槽隔離區域中的氧可以與鰭表面上的硅發生反應，以形成氧化硅。由于STI氧化收縮所導致的張應力和鰭氧化的組合可以導致不可接受的器件生產量。
圖1中示出半導體器件300中彎曲的鰭的實例。在高溫退火期間，半導體襯底312上的鰭324的上部350由于淺溝槽隔離件322氧化物收縮而導致彎曲。在鰭陣列的端部處的鰭324的鰭彎曲比通過位于鰭324的兩側的溝槽326與相鄰鰭間隔開的鰭324的鰭彎曲更加嚴重。可以通過相鄰鰭來穩定鰭，使得內部鰭的鰭完全不會像鰭陣列的端部處的鰭的鰭彎曲一樣嚴重。
在高溫退火之前，用大原子物質(諸如選自由銻、砷、鍺、銦和硅所組成的組中的一種或多種)摻雜STI區域減小了鰭完全和晶體位錯。注入 的大原子物質可以減小STI區域中的張應力和/或在STI區域中產生壓應力，而不是張應力。另外，在高溫退火期間，注入的摻雜劑可以與STI區域中的氧發生反應，從而防止氧將其表面氧化并且使鰭劣化。
圖2示出了根據本發明的實施例的用于制造具有鰭結構(FinFET)的半導體FET器件的示例性方法。示例性方法100包括在襯底上方形成一個或多個鰭的操作102和在一個或多個鰭的上方形成隔離絕緣層的操作104。在將摻雜劑引入隔離絕緣層的操作106之后，進行操作108，其中，使含有摻雜劑的隔離絕緣層退火。在去除隔離絕緣層的一部分的操作110中暴露鰭的一部分。
根據一個實施例，為了制造一個或多個鰭，如圖3所示，掩模層14形成在襯底12上方。例如，通過熱氧化工藝和/或化學汽相沉積(CVD)工藝中的一種或多種來形成掩模層14。例如，襯底12是雜質濃度在約1×1015cm-3和約2×1015cm-3范圍內的p型硅襯底。在其他實施例中，襯底12是雜質濃度在約1×1015cm-3和約2×1015cm-3范圍內的n型硅襯底。例如，在一些實施例中，掩模層14包括襯墊氧化物(例如，氧化硅)層16和氮化硅掩模層18。
可選地，襯底12可以包括其他元素半導體，諸如鍺；化合物半導體，包括諸如SiC和SiGe的IV-IV族化合物半導體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導體；或它們的組合。在一個實施例中，襯底12是SOI(絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭可以從SOI襯底的硅層突出或可以從SOI襯底的絕緣層突出。在后者的情況下，SOI襯底的硅層用于形成鰭。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底12。襯底12可以包括已經適當地摻雜有雜質(例如，p型或n型導電性)的各種區域。
可以通過使用熱氧化或CVD工藝形成襯墊氧化物層16。氮化硅掩模層18可以通過以下工藝來形成：CVD、等離子體增強的化學汽相沉積(PECVD)、大氣壓力化學汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子沉積(PVD)、原子層沉積(ALD)、諸如濺射方法的物理汽相沉積和/或其他工藝。
在一些實施例中，襯墊氧化物層16的厚度在約2nm至約15nm的范圍內，并且氮化硅掩模層18的厚度在約2nm至約50nm的范圍內。在掩模層14上方 進一步形成掩模圖案20。例如，掩模圖案20是通過光刻所形成的光刻膠圖案。
通過將掩模圖案20用作蝕刻掩模，形成襯墊氧化物層16和氮化硅掩模層18的硬掩模圖案。在一些實施例中，硬掩模圖案的寬度在約5nm至約40nm的范圍內。在特定實施例中，硬掩模圖案的寬度在約7nm至約12nm的范圍內。
如圖4所示，通過將硬掩模圖案用作蝕刻掩模，將襯底12圖案化為多個鰭24，通過使用干蝕刻方法和/或濕蝕刻方法的凹槽蝕刻以形成凹槽26。鰭24的高度在約20nm到約300nm的范圍內。在特定實施例中，高度在約30nm到約100nm的范圍內。當鰭24的高度不均勻時，可以從對應于鰭24的平均高度的平面測量自襯底的高度。在一些實施例中，每個鰭24的寬度Wf在約7nm至約15nm的范圍內。
如圖4所示，8個鰭24設置在襯底12上方。然而，鰭的數量不限于8個。可以具有最少一個鰭，并且可以具有8個以上的鰭。此外，一個或多個偽鰭可以設置為鄰近鰭的側部以在圖案化工藝中改進圖案保真度。在一些實施例中，鰭24的寬度在約5nm到約40nm的范圍內，并且在特定實施例中，鰭的寬度可以在約7nm到約15nm的范圍內。在一些實施例中，凹槽26的寬度Wt在約5nm到約80nm的范圍內，并且在其他實施例中，凹槽26的寬度Wt可以在約7nm到約15nm的范圍內。然而，本領域技術人員應該意識到，在通篇描述中所引用的尺寸和值僅是示例性的，并且可以被改變為適合集成電路的不同比例。
在該實施例中，FinFET器件是p型FinFET。然而，本文中所公開的技術還可應用于n型FinFET。
如圖5所示，在形成鰭24之后，隔離絕緣層222形成在鰭24之間的凹槽26中以及鰭24上方，使得鰭24埋置在隔離絕緣層22中。隔離絕緣層22還被稱為淺溝槽隔離件(STI)。在特定實施例中，STI包括一層或多層。
隔離絕緣層22包括通過LPCVD(低壓化學汽相沉積)、等離子CVD或可流動CVD所形成一層或多層絕緣材料，諸如氧化硅、氮氧化硅或者氮化硅。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。可流動介電材料(正如它們的名字所表明的)在沉積期間可以“流動”以填充具有高縱橫比的間隙或空間。通常，將各種化學物質加入到含硅前體以允許沉積的膜流動。在一些 實施例中，添加氮氫鍵合物(nitrogen hydride bond)。可流動介電前體的實例(特別地可流動氧化硅前體)包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或諸如三甲硅烷基胺(TSA)的甲硅烷基胺。在多操作工藝中形成這些可流動氧化硅材料。在沉積可流動膜之后，對可流動膜進行固化和然后退火以去除非期望的元素，從而形成氧化硅。當去除非期望的元素后，可流動膜變得致密和收縮。在一些實施例中，進行多次退火工藝。可流動膜被固化和退火一次以上。可流動膜可以摻雜有硼和/或磷。在一些實施例中，通過SOG、SiO、SiON、SiOCN和/或摻氟硅酸鹽玻璃(FSG)中的一層或多層來形成隔離絕緣層22。
如圖6所示，在鰭24上方形成隔離絕緣層22之后，與氧反應的大原子物質的摻雜劑42(諸如銻、砷、鍺、銦或硅)被注入隔離絕緣層22中。與氧反應的大原子物質42的注入可以減小隔離絕緣層中的張應力，或者甚至將隔離絕緣層中的應力從張應力改變為壓應力。此外，注入諸如銻、砷、鍺、銦或硅的摻雜劑物質可以提供必要的種子以使隔離絕緣層中的游離氧與注入的物質發生反應。在特定實施例中，通過離子注入將摻雜劑引入隔離絕緣層中。
被注入的摻雜劑的能量為大約1KeV至80KeV并且被注入的摻雜劑的劑量為大約1×1013atoms/cm2(個原子/平方厘米)至1×1017atoms/cm2。在特定實施例中，器件10隨后在200℃至650℃的溫度下退火60分鐘，然后，在1000℃至1100℃的溫度下加熱0.5至2小時。在特定實施例中，摻雜劑為Ge并且被注入的摻雜劑的能量為大約10KeV至35KeV并且摻雜劑的劑量為大約1×1015至1×1016atoms/cm2。在特定實施例中，摻雜劑為Ge，能量為大約30KeV至35KeV并且劑量為大約2×1015至5×1015atoms/cm2。在特定實施例中，摻雜劑為Si，能量為大約20KeV至30KeV并且劑量為大約1×1015至5×1015atoms/cm2。
執行平坦化操作，以去除隔離絕緣層22的一部分。如圖7所示，平坦化操作可以包括化學機械拋光(CMP)和/或回蝕刻工藝。在平坦化操作之后，器件10可以在大約200℃至650℃的溫度下經受二次退火20至60分鐘，然后，在1000℃至1100℃的溫度下加熱0.4至4小時。退火操作可以改善隔離絕緣層22的質量。在惰性氣體環境(諸如，在N2、Ar、或He環境)中執行 退火操作。
作為注入大原子物質的結果，STI區域可以具有STI區域中的減小的張應力和/或STI區域中的壓應力，而不是在退火操作之后，具有張應力。
如圖8所示，可以去除掩模層14，并且進一步去除隔離絕緣層22的上部，使得暴露鰭24的溝道區域(上部)。
在特定實施例中，使用適當的蝕刻工藝執行掩模層14的去除以及隔離絕緣層22的部分去除。例如，可以通過濕蝕刻工藝(諸如通過將襯底浸入氫氟酸(HF)中)來去除絕緣層22。另一方面，可以使用干蝕刻工藝執行隔離絕緣層22的部分去除。例如，可以使用利用CHF3或BF3作為蝕刻氣體的干蝕刻工藝。在特定實施例中，使用濕蝕刻和干蝕刻操作的組合。
在圖9中示出了從隔離絕緣層22中所暴露的鰭24的器件10的等距視圖。為了簡化本發明，在圖9僅示出了三個鰭。鰭24的暴露部分包括兩個區域。位于鰭24的中心部分的第一區域36為要形成柵極結構的區域，并且位于鰭24的外圍部分的第二區域38為要形成源極/漏極區域的區域。
在特定實施例中，如圖10所示，柵極結構28形成在鰭的第一區域36上方。柵極結構形成工藝可以包括以下操作：沉積柵極介電層32、沉積柵電極30、圖案化柵極、輕摻雜漏極(LDD)注入、以及退火。隨后，在柵極結構38上形成側壁間隔件34，并且執行源極/漏極注入和退火。圖11是沿著圖10的線a-a所截取的截面圖，其中圖10示出了鰭24和柵極結構28的配置。
在特定實施例中，柵極介電層32包括一層或多層介電材料，諸如氧化硅、氮化硅、氮氧化硅、高k介電材料或其他合適的介電材料和/或它們的組合。高k介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金。在一些實施例中，柵極介電層32可以包括由二氧化硅所制成的界面層。
在特定實施例中，柵電極30包括任何適當材料的一層或多層，包括多晶硅，并且可以包括形成在柵電極上方的硬掩模。硬掩模可以由適當的硬掩模材料制成，包括SiO2、SiN、或SiCN。在一些實施例中，柵極介電層的厚度在約5nm至約20nm的范圍內，并且在其他實施例中，在約5nm至約10nm的范圍內。柵極結構可以包括附加的層，諸如界面層、覆蓋層、擴散/阻擋層、 介電層、導電層、其他合適的層和它們的組合。除了多晶硅之外，柵電極30可包括任何適當的材料，諸如一個或多個金屬層，包括鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當的材料或它們的組合。在一些實施例中，柵電極層的厚度在約50nm到約400nm的范圍內，并且在其他實施例中，可以在約100nm到200nm的范圍內。
在特定實施例中，可以使用先柵極方法或后柵極方法制造FinFET。在使用高k介電層和金屬柵極(HK/MG)的實施例中，采用后柵極方法，以形成柵電極。在后柵極方法中，形成偽柵極，隨后在高溫退火操作之后，在稍后的操作中去除偽柵極，并且形成高k介電層和金屬柵極(HK/MG)。
在一些實施例中，側壁間隔件34用于偏移隨后形成的摻雜區域，諸如源極/漏極區域。側壁間隔件34還可以用于設計或改變源極/漏極區域(結)輪廓。通過適當的沉積和蝕刻技術來形成側壁間隔件34，并且側壁間隔件可以包括氮化硅、碳化硅、氮氧化硅、其他適當的材料、或它們的組合。
通過CVD、PVD、ALD或其他適當的技術來形成側壁絕緣材料的均勻層。然后，對側壁絕緣材料執行各向異性蝕刻，以在柵極結構的兩個主要側壁上形成一對側壁絕緣層(間隔件)34。在一些實施例中，側壁絕緣層34的厚度在約5nm到約30nm的范圍內，并且在其他實施例中，可以在約10nm到20nm的范圍內。如圖10所示，在鰭的要成為源極和漏極的區域上沒有形成側壁絕緣層。
如圖12所示，鰭中未被柵極結構28覆蓋的第二區域38隨后被蝕刻，以去除鰭在STI區域22上方的部分。可以使用適當的光刻和蝕刻技術，以去除鰭的第二區域38。
在特定實施例中，如圖13所示，隨后在鰭24的蝕刻部分上方形成升高的源極/漏極區域40，以提供FinFET半導體器件10。可以通過一種或多種外延或外延(epi)工藝來形成升高的源極/漏極區域，使得在鰭上以晶體狀態形成Si部件、SiC部件、SiGe部件、SiP部件、SiCP部件或者Si EPI上的III-V族半導體材料、或者其他適當的部件。外延工藝包括CVD沉積方法(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生長和/或其他 合適的工藝。
在本發明的一些實施例中，形成源/漏電極以接觸相應的源極/漏極區域。電極可以由適當的導電材料形成，諸如，銅、鎢、鎳、鈦等。在一些實施例中，在導電材料和源極/漏極界面處形成金屬硅化物，以改善界面處的導電性。在一個實例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成基于銅的多層互連結構。在另一實施例中，鎢用于形成鎢塞。
根據本發明的實施例，隨后的加工也可以在半導體襯底上形成各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間電介質)，接觸件/通孔/線和多層互連部件配置為連接FinFET器件的各種部件或結構。例如，多層互連包括諸如傳統的通孔或接觸件的垂直互連件和諸如金屬線的水平互連件。
在一些實施例中，繼續進行源極/漏極區域的外延生長，直到各個源極/漏極區域合并在一起，以形成具有合并的源極/漏極區域的FinFET半導體器件。
在圖14中示出了用于制造半導體器件的另一種方法200。并且包括用于在襯底上形成多個鰭的操作202。執行在鰭上形成隔離絕緣層的操作204。隔離絕緣層填充相鄰鰭之間的凹槽并且覆蓋鰭，使得鰭掩埋在隔離絕緣層中。執行用大原子物質摻雜隔離絕緣層的操作206，隨后進行第一退火操作208。在第一退火之后，執行平坦化隔離絕緣層的操作210，隨后進行第二退火操作212。執行去除隔離絕緣層的一部分的操作214，以暴露鰭的一部分。
將大原子與氧反應的材料注入STI區域可以減小STI區域中的張應力和/或生成STI區域中的壓應力，而不是在高溫退火之后，生成張應力。另外，注入的摻雜劑可以在高溫退火期間與STI區域中的氧發生反應，從而防止氧將鰭表面氧化，并且使鰭劣化。
在本發明的一個實施例中，用于制造半導體器件的方法包括在襯底上方形成一個或多個鰭并且在一個或多個鰭上方形成隔離絕緣層。將與氧反應的摻雜劑引入隔離絕緣層。對含有摻雜物的隔離絕緣層進行退火，并且去除氧化物層的一部分以暴露鰭的一部分。
在用于制造半導體器件的方法中，從由銻、砷、鍺、銦、硅、和它們的組合所組成的組中選擇所述摻雜劑。
在用于制造半導體器件的方法中，通過離子注入將所述摻雜劑引入所 述隔離絕緣層。
在用于制造半導體器件的方法中，被注入的所述摻雜劑能量為大約1KeV至80KeV，并且劑量為大約1×1013至1×1017atoms/cm2。
在用于制造半導體器件的方法中，所述器件包括多個鰭，并且形成所述隔離絕緣層，使得所述隔離絕緣層填充相鄰鰭之間的凹槽并且所述鰭埋置在所述隔離絕緣層的內部。
用于制造半導體器件的方法進一步包括：在對所述隔離絕緣層退火之后，平坦化所述隔離絕緣層。
用于制造半導體器件的方法進一步包括在平坦化所述隔離絕緣層之后并且在去除所述隔離絕緣層的一部分之前，執行第二退火。
用于制造半導體器件的方法，進一步包括在所述鰭的第一暴露區域上形成柵極結構，其中，所述柵極結構包括形成在所述鰭上的柵極介電層和形成在所述柵極介電層上的柵電極層。
用于制造半導體器件的方法進一步包括在所述鰭的第二區域上形成源極/漏極區域。
在用于制造半導體器件的方法中，在所述隔離絕緣層中引入摻雜劑將壓應力賦予所述隔離絕緣層。
在本發明的另一實施例中，用于制造半導體器件的方法包括在襯底上方形成多個鰭。隔離絕緣層形成在鰭上方。隔離絕緣層填充相鄰鰭之間的凹槽。將與氧反應的摻雜劑引入隔離絕緣層。執行含有摻雜劑的隔離絕緣層的第一退火。將隔離絕緣層平坦化。執行隔離絕緣層的第二退火，并且去除隔離絕緣層的一部分，以暴露鰭的一部分。
在用于制造半導體器件的方法中，從由銻、砷、鍺、銦、硅、以及它們的組合所組成的組中選擇所述摻雜劑。
在用于制造半導體器件的方法中，所述隔離絕緣層包括氧化物。
在用于制造半導體器件的方法中，在所述隔離絕緣層中引入摻雜劑將壓應力賦予氧化物層。
用于制造半導體器件的方法進一步包括：在所述鰭的第一暴露區域上形成柵極結構；以及在所述鰭的第二區域上形成源極/漏極區域。
在本發明的另一實施例中，提供一種半導體器件，包括設置在襯底上的一個或多個鰭。隔離絕緣層設置為鄰近一個或多個鰭。隔離絕緣層包括摻雜有與氧反應的材料的氧化硅。柵極結構設置在一個或多個鰭的第一區域上和隔離絕緣層上，并且源極/漏極區域設置在一個或多個鰭的第二區域上。
在半導體器件中，所述半導體器件包括多個鰭并且所述隔離絕緣層設置在相鄰鰭之間。
在半導體器件中，所述柵極結構包括高k柵極介電層和金屬柵電極。
在半導體器件中，所述源極/漏極區域是升高的源極/漏極區域。
在半導體器件中，從由銻、砷、鍺、銦、硅、和它們的組合所組成的組中選擇所述與氧反應的材料。
上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
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