靜電放電箝位電路的制作方法

本發明涉及靜電放電的技術領域，尤指一種靜電放電箝位電路。

背景技術：

靜電放電(Electrostatic Discharge,ESD)是造成大多數的電子元件或電子系統受到過度電性應力(Electrical Overstress,EOS)破壞的主要因素。這種破壞會導致半導體元件以及電腦系統等的永久性毀壞，因而影響集成電路(Integrated Circuits,ICs)的電路功能，而使得電子產品工作不正常。

圖1為一現有的靜電放電電路100。其是由NMOS晶體管Q1、Q3、一PMOS晶體管Q2、一電阻R1、及一電容C1所構成。其中，該NMOS晶體管Q1為一靜電放電晶體管。在平常時，由Vdd經由電阻R1，而對電容C1充電，節點X的電壓約為5V，與Vdd電壓相近，故PMOS晶體管Q2為關閉狀態(OFF)、NMOS晶體管Q3為導通狀態(ON)，因此節點Y的電壓與節點Z的電壓相近，大約為0V。故NMOS晶體管Q1為關閉狀態。

當在Vdd由靜電所形成的正浪涌電壓時，由于對電容充電較慢，因此PMOS晶體管Q2的源極與柵極之間出現壓差，而使PMOS晶體管Q2導通，因此節點Y的電壓往上拉，故使NMOS晶體管Q1導通，以將Vdd上的正浪涌電壓導向一接地點Gnd。此即靜電放電電路100的工作原理。

然而，當PMOS晶體管Q2開始導通且節點Y的電壓開始往上拉時，由于NMOS晶體管Q3也是導通狀態，且節點Z接地，故節點Y并無法迅速往上拉，致使NMOS晶體管Q1導通緩慢。故Vdd上的正浪涌電壓容易對相關電路造成損害。因此，現有靜電放電電路結構仍有改善的空間。

技術實現要素：

本發明的目的主要為提供一靜電放電箝位電路，其可提升放電速度，將電源上的正浪涌電壓或負浪涌電壓迅速放電，進而保護相關電路。

依據本發明的一個特點，本發明提出一種靜電放電箝位電路，包括：一靜電放電(Electrostatic Discharge,ESD)裝置，連接至一電源，該電源具有一高電位及一接地，該靜電放電裝置的一第一端連接于該高電位，其一第二端連接于該接地，以將該電源產生的靜電放電，其中，該靜電放電裝置為一第一NMOS晶體管，該第一NMOS晶體管的一漏極連接至該高電位，其一源極連接至該接地；一靜電放電觸發裝置，連接至該電源及該靜電放電裝置，其依據該電源的高電位，以產生一控制信號至該靜電放電裝置的一第三端，從而控制該靜電放電裝置開啟或關閉，以使該靜電放電裝置將該電源產生的靜電放電；以及一阻隔元件，連接至該靜電放電觸發裝置及該靜電放電裝置，以提升該靜電放電裝置的放電速度，其中，該阻隔組件為電阻、電感、MOS晶體管或二極管，且該阻隔組件一端連接至一第二接點，其另一端連接至該靜電放電裝置的該第二端；其中，當該電源的該高電位具有一由靜電所形成的正浪涌電壓時，該第二接點并非連接至該接地，該第二接點及一第三接點的電壓被該由靜電所形成的該浪涌電壓拉高，以使該第一NMOS晶體管提早打開，從而快速放電。

依據本發明的一個特點，本發明提出一種靜電放電箝位電路，包括：一靜電放電裝置，連接至一電源，該電源具有一高電位及一接地，該靜電放電裝置的一第一端連接于該高電位，其一第二端連接于該接地，以將該電源產生的靜電放電，其中，該靜電放電裝置為一第一PMOS晶體管，該第一PMOS晶體管的一源極連接至該高電位，其一漏極連接至該接地；一靜電放電觸發裝置，連接至該電源及該靜電放電裝置，其依據該電源的高電位，以產生一控制信號至該靜電放電裝置的一第三端，從而控制該靜電放電裝置開啟或關閉，以使該靜電放電裝置將該電源產生的靜電放電；以及一阻隔組件，連接在該靜電放電觸發裝置及該靜電放電裝置之間，以提升該靜電放電裝置的放電速度，其中，該阻隔元件為電阻、電感、MOS晶體管或二極管，且該阻隔元件一端連接至該靜電放電觸發裝置，其另一端連接至該高電位及該靜電放電裝置；其中，當該電源的該高電位具有一由靜電所形成的正浪涌電壓時，該靜電放電觸發裝置并非連接至該高電位，一第三接點的電壓被該由靜電所形成的該浪涌電壓拉高，以使該第一PMOS晶體管提早打開，從而快速放電。

附圖說明

圖1為一現有的靜電放電電路。

圖2為本發明的靜電放電箝位電路的方塊圖。

圖3為本發明的靜電放電箝位電路的詳細電路圖。

圖4為本發明與現有技術的一模擬比較圖。

圖5為本發明與現有技術的另一模擬比較圖。

圖6為本發明的靜電放電箝位電路的另一方塊圖。

圖7為本發明圖6的一種靜電放電箝位電路的詳細電路圖。

符號說明：

靜電放電電路100 NMOS晶體管Q1、Q3

PMOS晶體管Q2 電阻R1

電容C1

靜電放電箝位電路200

靜電放電裝置210 靜電放電觸發裝置220

阻隔元件230

高電位Vdd 接地Gnd

第一NMOS晶體管N1 第一PMOS晶體管P1

第二NMOS晶體管N2 第一電阻R

電容C 長方形N

靜電放電箝位電路600 第二PMOS晶體管P2。

具體實施方式

圖2為本發明一第一實施例的一種靜電放電箝位電路200的方塊圖。該靜電放電箝位電路200包括一靜電放電(Electrostatic Discharge,ESD)裝置210、一靜電放電觸發裝置(ESD gate trigger circuit)220、及一阻隔元件(Blocking component)230。

該靜電放電裝置210連接至一具有一高電位Vdd的電源及一接地Gnd。該靜電放電裝置的一第一端連接于該高電位Vdd，其一第二端連接于該接地Gnd，以將該電源產生的靜電放電。

該靜電放電觸發裝置220連接至該電源及該靜電放電裝置210，其依據該電源的高電位Vdd，以產生一控制信號(Control signal)至該靜電放電裝置210的一第三端，從而控制該靜電放電裝置210開啟或關閉，以使該靜電放電裝置210將該電源產生的靜電放電。

該阻隔元件230連接至該靜電放電觸發裝置220及該靜電放電裝置210的該第二端，以提升該靜電放電裝置210的放電速度。

圖3為本發明的第一實施例靜電放電箝位電路200的詳細電路圖。如圖3所示，該靜電放電裝置210為一三端元件。該靜電放電裝置210可為MOS晶體管、BJT晶體管、FET晶體管或硅控整流器(Silicon Controlled Rectifier,SCR)。其中，在本實施例中，該靜電放電裝置為一第一NMOS晶體管N1，該第一NMOS晶體管N1的一漏極D連接至該高電位Vdd，其一源極S連接至該接地Gnd。

該靜電放電觸發裝置220包含一第一PMOS晶體管P1、一第二NMOS晶體管N2、一第一電阻R及一電容C。其中，該第一PMOS晶體管P1的一源極S連接至該高電位Vdd，其柵極G連接至一第一接點A。該第二NMOS晶體管N2的一源極S連接至一第二接點B，其柵極G連接至該第一接點A，其漏極D連接至一第三接點C、該第一PMOS晶體管P1的一漏極D及該第一NMOS晶體管N1的一柵極G。該第一電阻R的一端連接至該高電位Vdd，其另一端連接至該第一接點A。該電容C連接至該第一接點A，其另一端連接至該第二接點B。

該阻隔元件230可為電阻、電感、MOS晶體管、或二極管。在本實施例中，該阻隔元件230一端連接至該第二接點B，其另一端連接至該接地Gnd。

當該電源的該高電位Vdd具有一由靜電所形成的正浪涌電壓時，由于第二接點B并非連接至該接地Gnd，使得接點A、B、C瞬間都為高阻抗點，因此第三接點C的電壓容易更快被該由靜電所形成的該浪涌電壓拉高而使該第二NMOS晶體管N2導通，從而快速地將該高電位Vdd上的正浪涌電壓放電。

當該電源的該接地Gnd具有一由靜電所形成的負浪涌電壓時，由于該第二接點B與Gnd之間有阻隔元件，因此接點B在浪涌電壓來的瞬間不會被該負浪涌電壓往下拉。又第二NMOS晶體管N2是打開的，使得第二接點B及該第三接點C的電壓維持在一定值，例如大約為0V。由于，負浪涌電壓的緣故，因此該第一NMOS晶體管N1的源極S與柵極G之間出現壓差，而使該第一NMOS晶體管N1導通，以使該第一NMOS晶體管N1打開，從而快速地將該接地Gnd上的負浪涌電壓放電。然而，如圖1所示，在現有技術中，節點Z直接接地，當該電源的該接地Gnd具有一由靜電所形成的負浪涌電壓時，節點Z的電壓被往下拉，第一時間使節點Y的電壓也被往下拉，導致NMOS晶體管Q1的源極與柵極之間的電壓差不大，故無法讓NMOS晶體管Q1在第一時間迅速導通。因此，本發明的實施例具有快速放電的效果，可解決現有技術的缺點。

圖4為本發明與現有技術的一模擬比較圖，圖4的橫軸為時間，縱軸為電流，其分別為現有技術的NMOS晶體管Q1及本發明該第一NMOS晶體管N1的電流。如圖4所示，當該高電位Vdd具有一由靜電所形成的正浪涌電壓時，流過本發明該第一NMOS晶體管N1的電流遠大于流過現有技術的NMOS晶體管Q1的電流，這表示本發明確實能夠較有效地將該高電位Vdd上的正浪涌電壓放電。

圖5為本發明與現有技術的另一模擬比較圖，其為將圖4中的長方形N處進行放大。如圖5所示，本發明該第一NMOS晶體管N1的導通時間較現有技術的NMOS晶體管Q1的導通時間早，這表示本發明的該第一NMOS晶體管N1可快速地導通，從而有效地將該高電位Vdd上的正浪涌電壓放電。

圖6為本發明一第二實施例的靜電放電箝位電路600的一方塊圖。圖7為本發明第二實施例的一種靜電放電箝位電路600的詳細電路圖。其與實施例圖2、圖3的區別在于該阻隔元件230的一端連接該高電位Vdd及靜電放電裝置210，另一端連接靜電放電觸發裝置220。值得一提的是，相比于上述實施例，在本實施例中，靜電放電裝置210可以是將該第一NMOS晶體管N1改為一第二PMOS晶體管P2，并同時在靜電放電觸發裝置220中，把該第一電阻R與該電容C的位置互換。其工作原理可參照上述實施例的說明得知，故在此不再贅述。

由前述說明可知，相比于現有技術，本發明提出一新的靜電放電箝位電路架構，其包括該阻隔元件230，可使該第一NMOS晶體管N1可快速地導通，從而有效地將電源上的浪涌電壓放電。

上述實施例僅為了方便說明而舉例而已，本發明所要求的權利范圍自應以權利要求所述為準，而非僅限于上述實施例。