具有嵌入式電路圖案的封裝基板其制造方法及半導體封裝與流程

本公開的實施方式總體上涉及半導體封裝技術，更具體地講，涉及具有嵌入式電路圖案的封裝基板、該封裝基板的制造方法以及包括該封裝基板的半導體封裝。

背景技術：

隨著諸如移動系統的較小電子系統的發展，對能夠處理大量數據的半導體封裝的需求不斷增加。結果，需要包括具有精細間距大小的電路圖案的封裝基板。電子器件(例如，半導體芯片)可被安裝在封裝基板上。封裝基板可包括例如印刷電路板(PCB)。各個封裝基板可通過將導電層沉積在基板主體上并且利用減法工藝蝕刻導電層以形成電路圖案來制造。在這種情況下，電路圖案可被形成為具有不均勻的寬度。即，可能難以精確地或者均勻地控制電路圖案的間距大小。因此，大量努力被集中在開發形成具有均勻間距大小的精細電路圖案的方法上。

技術實現要素：

各種實施方式可涉及具有嵌入式電路圖案的封裝基板、所述封裝基板的制造方法、包括所述封裝基板的半導體封裝、包括所述封裝基板的電子系統以及包括所述封裝基板的存儲卡。

根據實施方式，提供了一種制造封裝基板的方法。該方法可包括以下步驟：在導電層中形成隔離溝；在所述導電層上形成第一介電層以提供填充所述隔離溝的隔離壁部分；使所述導電層凹進以在由隔離壁部分限定并分離的電路溝中形成電路圖案；形成覆蓋所述電路圖案的第二介電層；以及對第一介電層和第二介電層進行構圖以暴露部分所述電路圖案。所述電路圖案的暴露的部分可充當連接器。

根據實施方式，提供了一種制造封裝基板的方法。該方法可包括以下步驟：在載體層的前側表面和后側表面上形成第一導電層；在第一導電層中形成隔離溝；在第一導電層上形成第一介電層以提供填充所述隔離溝的隔離壁部分；在第一介電層上形成 第二導電層；將包括依次層疊在載體層的前側表面和后側表面中的每一個上的第一導電層、第一介電層和第二導電層的層疊結構與載體層分離；使所述層疊結構的第一導電層凹進以在由隔離壁部分限定并分離的電路溝中形成第一電路圖案；以及對所述層疊結構的第二導電層進行構圖以形成第二電路圖案。

根據實施方式，提供了一種制造封裝基板的方法。該方法可包括以下步驟：在導電層中形成隔離溝；在導電層上形成第一介電層以提供填充所述隔離溝的隔離壁部分；使導電層凹進以在由隔離壁部分限定并分離的電路溝中形成電路圖案；形成覆蓋所述電路圖案的第二介電層；以及對第一介電層和第二介電層進行構圖以暴露部分所述電路圖案。所述電路圖案的暴露的部分可充當連接器。

根據另一實施方式，提供了一種制造封裝基板的方法。該方法可包括以下步驟：在載體層的前側表面和后側表面上形成導電層；在導電層中形成隔離溝；在導電層上形成第一介電層以提供填充隔離溝的隔離壁部分；將包括依次層疊在載體層的前側表面和后側表面中的每一個上的導電層和第一介電層的層疊結構與載體層分離；使所述層疊結構的導電層凹進以在由隔離壁部分限定并分離的電路溝中形成電路圖案；形成覆蓋所述電路圖案的第二介電層；以及對第一介電層和第二介電層進行構圖以暴露部分所述電路圖案。所述電路圖案的暴露的部分可充當連接器。

根據實施方式，一種封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；第一電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二電路圖案，其被設置在第一介電層的與第一電路圖案相對的表面上。

根據實施方式，一種半導體封裝可包括封裝基板以及安裝在所述封裝基板上的半導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；第一電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二電路圖案，其被設置在第一介電層的與第一電路圖案相對的表面上。

根據實施方式，一種封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二介電層，其被層壓在第一介電層的隔離壁部分上以覆蓋電路圖案。第一介電層和第二介電層可被設置為暴露與部分電路圖案對應的連接器。

根據實施方式，一種半導體封裝可包括封裝基板以及安裝在所述封裝基板上的半 導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二介電層，其被層壓在第一介電層的隔離壁部分上以覆蓋電路圖案。第一介電層和第二介電層可被設置為暴露與部分電路圖案對應的連接器。

根據實施方式，提供了一種包括半導體封裝的存儲卡。該半導體封裝可包括封裝基板以及安裝在所述封裝基板上的半導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；第一電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二電路圖案，其被設置在第一介電層的與第一電路圖案相對的表面上。

根據實施方式，提供了一種包括半導體封裝的存儲卡。該半導體封裝可包括封裝基板以及安裝在所述封裝基板上的半導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二介電層，其被層壓在第一介電層的隔離壁部分上以覆蓋電路圖案。第一介電層和第二介電層可被設置為暴露與部分電路圖案對應的連接器。

根據實施方式，提供了一種包括半導體封裝的電子系統。該半導體封裝可包括封裝基板以及安裝在所述封裝基板上的半導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；第一電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二電路圖案，其被設置在第一介電層的與第一電路圖案相對的表面上。

根據實施方式，提供了一種包括半導體封裝的電子系統。該半導體封裝可包括封裝基板以及安裝在所述封裝基板上的半導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；電路圖案，其被設置在由隔離壁部分限定并分離的電路溝中；以及第二介電層，其被層壓在第一介電層的隔離壁部分上以覆蓋電路圖案。第一介電層和第二介電層可被設置為暴露與部分電路圖案對應的連接器。

根據實施方式，提供了一種封裝基板。該封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；第一電路圖案，其被設置在由隔離壁部分限定的電路溝中；以及第二電路圖案，其被設置在第一介電層的與第一 電路圖案相對的表面上。

根據實施方式，提供了一種制造封裝基板的方法。該方法可包括以下步驟：形成第一介電層，該第一介電層具有主體部分以及從所述主體部分的表面突出的隔離壁部分；在由隔離壁部分限定的電路溝中形成電路圖案；以及在第一介電層的與第一電路圖案相對的表面上形成第二電路圖案。

根據實施方式，提供了一種半導體封裝，該半導體封裝包括封裝基板以及安裝在所述封裝基板上的半導體器件。所述封裝基板可包括：第一介電層，其具有主體部分以及從所述主體部分的表面突出的隔離壁部分；第一電路圖案，其被設置在由隔離壁部分限定的電路溝中；以及第二電路圖案，其被設置在第一介電層的與第一電路圖案相對的表面上。

根據實施方式，提供了一種制造封裝基板的方法。該方法可包括以下步驟：形成第一介電層，該第一介電層具有主體部分以及從所述主體部分的表面突出的隔離壁部分；在由隔離壁部分限定的電路溝中形成第一電路圖案；以及在第一介電層的與第一電路圖案相對的表面上形成第二電路圖案。

附圖說明

圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15和圖16是示出根據實施方式的封裝基板的制造方法的表示的示例的橫截面圖。

圖17和圖18是示出包括根據實施方式的封裝基板的半導體封裝的表示的示例的橫截面圖。

圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28和圖29是示出根據實施方式的封裝基板的制造方法的表示的示例的橫截面圖。

圖30和圖31是示出包括根據實施方式的封裝基板的半導體封裝的表示的示例的橫截面圖。

圖32是示出采用包括根據實施方式的封裝的存儲卡的電子系統的表示的示例的框圖。

圖33是示出包括根據實施方式的封裝的電子系統的表示的示例的框圖。

具體實施方式

本文所使用的術語可對應于考慮其在實施方式中的功能而選擇的詞，術語的含義可根據實施方式所屬領域的普通技術人員而不同地解釋。如果被詳細定義，則術語可根據所述定義來解釋。除非另外定義，否則本文所使用的術語(包括技術術語和科學術語)具有與實施方式所屬領域的普通技術人員通常理解的含義相同的含義。

將理解，盡管本文中可使用術語第一、第二、第三等來描述各種元件，這些元件不應受這些術語限制。這些術語僅用于將一個元件與另一元件相區分。因此，在不脫離構思的教導的情況下，一些實施方式中的第一元件在其它實施方式中可被稱為第二元件。

半導體封裝可包括半導體器件。半導體器件可包括單個半導體芯片或者層疊的多個半導體芯片。可通過利用劃片工藝(die sawing process)將諸如晶圓的半導體基板分離成多片來獲得半導體芯片。半導體芯片可對應于存儲芯片或邏輯芯片。存儲芯片可包括集成在半導體基板上的動態隨機存取存儲器(DRAM)電路、靜態隨機存取存儲器(SRAM)電路、閃存電路、磁隨機存取存儲器(MRAM)電路、電阻隨機存取存儲器(ReRAM)電路、鐵電隨機存取存儲器(FeRAM)電路或者相變隨機存取存儲器(PcRAM)電路。邏輯芯片可包括集成在半導體基板上的邏輯電路。半導體封裝可用在諸如移動電話的通信系統、與生物技術或保健關聯的電子系統或者可穿戴電子系統中。

貫穿說明書，相同的標號表示相同的元件。因此，即使沒有參照附圖提及或描述標號，也可參照另一附圖提及或描述該標號。另外，即使附圖中未示出標號，也可參照另一附圖提及或描述它。

圖1至圖16是示出根據實施方式的封裝基板的制造方法的表示的示例的橫截面圖。

圖1示出在載體層100上形成第一導電層300的步驟。

參照圖1，可提供第一導電層300被層疊在載體層100上的結構。載體層100可用作支撐基板或附屬基板以用于在后續工藝期間支撐和操縱第一導電層300。為了改進封裝基板的制造效率，第一導電層300可包括分別設置在載體層100的兩個相對表面上的兩個層310和330。例如，第一導電層300可包括設置在載體層100的前側表面上的第一前側導電層310以及設置在載體層100的后側表面上的第一后側導電層 330。

第一導電層300可被形成為包括銅或銅合金。第一導電層300可通過將導電箔附接到載體層100的一個表面或兩個相對表面來形成。載體層100可包括覆銅層壓(CCL)結構。CCL結構可用作在諸如雙層印刷電路板(PCB)的封裝基板的制造中使用的基層或者片層。

CCL結構可具有一對導電覆層120被分別層壓在絕緣核心層110的兩個相對表面111和113上的結構。絕緣核心層110可包括樹脂材料或者由包含樹脂的紡織材料形成的復合材料。紡織材料可包括玻璃纖維或玻璃織物。導電覆層120可包括被層壓在絕緣核心層110的第一表面111上的第一導電覆層121以及與第一導電覆層121相對的被層壓在絕緣核心層110的第二表面113上的第二導電覆層123。導電覆層120可被形成為包括銅或銅合金。通常，CCL結構可在封裝基板的制造中用作主基板。然而，根據實施方式，CCL結構可用作支撐第一導電層300的附屬基板或載體層100。因此，具有CCL結構以外的結構的另一支撐基板也可用作載體層100。

第一導電層300可通過將導電箔附接到載體層100來形成。例如，第一導電層300可通過將銅箔或銅合金箔層壓在具有CCL結構的載體層100上來形成。粘合層200可形成在第一導電層300(即，銅箔或銅合金箔)與載體層100(即，CCL結構)之間以將銅箔或銅合金箔層壓在CCL結構上。粘合層200可被形成為約幾微米至約幾十微米的厚度。粘合層200可包括形成在第一導電覆層121上的第一粘合層201以及形成在第二導電覆層123上的第二粘合層203。在這種情況下，第一前側導電層310可利用第一粘合層201附接到載體層100，第一后側導電層330可利用第二粘合層203附接到載體層100。

第一導電層300可被形成為提供封裝基板的電路圖案。第一導電層300可被形成為具有比在后續工藝中形成的電路圖案的厚度大的厚度。即，第一導電層300可在后續工藝中被回蝕并構圖以形成電路圖案。結果，電路圖案的厚度可小于第一導電層300的厚度。

圖2示出在第一導電層300上形成第一蝕刻掩模400的步驟。

參照圖2，第一蝕刻掩模400可被形成為暴露部分第一導電層300。第一蝕刻掩模400可通過將干燥膜層壓在第一導電層300上以暴露部分第一導電層300來形成。第一蝕刻掩模400可被形成為包括：第一前側蝕刻掩模410，其具有暴露部分第一前 側導電層310的第一開口411；以及第一后側蝕刻掩模430，其具有暴露部分第一后側導電層330的第二開口413。

第一開口411可被設置成分別與第二開口413垂直地交疊。因此，第一前側蝕刻掩模410可被形成為具有與第一后側蝕刻掩模430相同的形狀。相比之下，第一前側蝕刻掩模410可被形成為具有與第一后側蝕刻掩模430不同的形狀。在這種情況下，在后續工藝中形成在第一導電覆層121上的電路圖案可具有與在后續工藝中形成在第二導電覆層123上的電路圖案不同的形狀。

第一蝕刻掩模400可被形成為具有與在后續工藝中實現的電路圖案相同的圖案圖像。因此，第一開口411和第二開口413可被形成為呈現在后續工藝中實現的電路圖案的反像。即，第一開口411和第二開口413可被形成為具有與電路圖案之間的區域相同的平面形狀。

圖3示出在第一導電層300中形成隔離溝301的步驟。

參照圖3，通過第一蝕刻掩模400的第一開口411和第二開口413暴露的第一導電層300可被蝕刻以形成隔離溝301。如上所述，第一開口411和第二開口413可具有與電路圖案之間的區域相同的平面形狀。因此，可形成隔離溝301以便將電路圖案彼此分離。

隔離溝301可被形成為具有比第一導電層300的厚度T小的深度D。即，隔離溝301可被形成為不穿透第一導電層300，使得第一導電層300的一部分留在隔離溝301的底表面下面。為了形成隔離溝301，可利用部分蝕刻工藝(例如，半蝕刻工藝)來蝕刻第一導電層300以不暴露第一導電覆層121和第二導電覆層123。用于形成隔離溝301的蝕刻工藝可利用用于去除銅材料的濕法蝕刻工藝來執行。在這種情況下，可通過調節濕法蝕刻工藝的蝕刻時間或者濕法蝕刻工藝中所使用的蝕刻劑的濃度來控制隔離溝301的深度D。如果利用濕法蝕刻工藝形成隔離溝301，則可各向同性地蝕刻第一導電層300。因此，隔離溝301可被形成為具有成圓形的底表面，如圖3所示。即，隔離溝301可被形成為具有圓形形狀的底表面或凹形底表面。

參照圖3和圖15，當利用諸如濕法蝕刻工藝的各向同性蝕刻工藝來蝕刻通過第一前側蝕刻掩模410暴露的第一前側導電層310時，隔離溝301的寬度可比第一開口411的寬度W1大寬度E1的兩倍。即，如果通過第一前側蝕刻掩模410暴露的第一前側導電層310被各向同性地蝕刻，則可在第一前側蝕刻掩模410的與第一開口411 相鄰的邊緣下面形成具有寬度E1的底部切削區域。底部切削區域的寬度E1可隨著蝕刻時間過去而增加。例如，如圖16所示，如果通過蝕刻掩模410R暴露的導電層310R被各向同性地且充分地蝕刻，直至形成完全穿透導電層310R的溝，則可在蝕刻掩模410R的邊緣下面形成具有寬度E2的不期望的底部切削區域。在這種情況下，如果導電層310R的厚度等于第一前側導電層310的厚度并且蝕刻掩模410R的開口具有寬度W2，則底部切削區域的寬度E2可大于圖15所示的底部切削的寬度E1。這是因為在全蝕刻工藝期間被橫向蝕刻的導電層310R的量大于在半蝕刻工藝期間被橫向蝕刻的第一前側導電層310的量。

如圖3和圖15所示，可執行用于形成隔離溝301的半蝕刻工藝以使得第一導電層300的一部分留在隔離溝301下方以具有凹形形狀。如果利用半蝕刻工藝來形成隔離溝301，則半蝕刻工藝可防止第一導電層300被橫向地過蝕刻。即，半蝕刻工藝可減小第一蝕刻掩模400的開口411或413的寬度與隔離溝301的寬度之間的差異。因此，隔離溝301的寬度的變化可減小，以提供均勻和精細的電路圖案。

圖4示出暴露第一導電層300的步驟。

參照圖4，在第一導電層300中形成隔離溝301以具有凹陷形狀之后，可去除第一蝕刻掩模(圖3的400)。即，用作第一蝕刻掩模400的干燥膜可被剝離以暴露第一導電層300的整個表面。

圖5示出形成第一介電層500的步驟。

參照圖5，可在第一導電層300上形成第一介電層500以填充隔離溝301。第一介電層500可被形成為提供封裝基板的絕緣部分的主體。第一介電層500可包括填充隔離溝301的隔離壁部分501。由于形成隔離壁部分501以填充隔離溝301，所以隔離壁部分501可包括填充隔離溝301的凹部302的凸部501a。由于凸部501a填充隔離溝301的凹部302，所以凸部501a可具有凸面。第一介電層500還可包括從隔離壁部分501延伸以覆蓋第一導電層300的頂表面的主體部分503。隔離壁部分501可具有基本上從主體部分503的表面突出的突起形狀。第一導電層300可位于相鄰的隔離壁部分501之間。

第一介電層500可通過利用層壓工藝將預浸層層疊在第一導電層300上來形成。預浸層可包括諸如環氧材料的樹脂材料，或者可包括包含樹脂材料的強化纖維材料基質。第一介電層500可包括形成在第一前側導電層310上的第一前側介電層510以及 形成在第一后側導電層330上的第一后側介電層530。第一前側介電層510和第一后側介電層530可同時地分別形成在載體層100的兩個相對表面上。

圖6示出在第一介電層500上形成第二導電層600的步驟。

參照圖6，可利用層壓工藝在第一介電層500上形成第二導電層600以提供第一介電層500被夾在第一導電層300和第二導電層600之間的層疊結構。第二導電層600可通過利用層壓工藝將銅箔或銅合金箔層疊在第一介電層500上來形成。在一些實施方式中，預浸層和銅箔可被依次層疊在第一導電層300上，并且預浸層和銅箔可被層壓在第一導電層300上以形成第一介電層500和第二導電層600。第二導電層600可包括形成在第一前側介電層510上的第二前側導電層610以及形成在第一后側介電層530上的第二后側導電層630。

作為上述工藝的結果，可在載體層100的一個表面上提供包括依次層疊的第一前側導電層310、第一前側介電層510和第二前側導電層610的第一層疊結構701。另外，可在載體層100的另一表面上提供包括依次層疊的第一后側導電層330、第一后側介電層530和第二后側導電層630的第二層疊結構703。即，第一層疊結構701和第二層疊結構703可分別形成在載體層100的兩個相對表面上并且可關于載體層100對稱以提供鏡像結構。

圖7示出將第一層疊結構701和第二層疊結構703從載體層100分離的步驟。

參照圖7，可將第一層疊結構701和第二層疊結構703從載體層100的一個邊緣剝離并且可與載體層100完全地分離。由于粘合層200與第一導電層300之間的粘合強度大于粘合層200與導電覆層120之間的粘合強度，所以第一層疊結構701和第二層疊結構703可容易地與載體層100分離。與載體層100分離的第一層疊結構701和第二層疊結構703中的每一個可用作用于提供封裝基板的面板。由于第一層疊結構701和第二層疊結構703具有相同的配置，所以第一層疊結構701和第二層疊結構703中的每一個可通過如下所述的相同的工藝來處理。

圖8示出使第一導電層300凹進的步驟。

參照圖8，可通過全面回蝕工藝(blanket etch-back process)來使第一導電層300凹進以減小第一導電層300的厚度。全面回蝕工藝可利用濕法蝕刻工藝來執行。在通過全面回蝕工藝使第一導電層300凹進的同時，也可通過全面回蝕工藝使第二導電層600凹進。用于使第一導電層300和第二導電層600凹進的全面回蝕工藝可利用半蝕 刻工藝來執行以部分地去除第一導電層300和第二導電層600。可通過調節全面回蝕工藝的蝕刻時間或者全面回蝕工藝中所使用的蝕刻劑的濃度來控制所蝕刻的導電層300和600的厚度。即，可通過調節全面回蝕工藝的蝕刻時間或者全面回蝕工藝中所使用的蝕刻劑的濃度來適當地控制剩余導電層300和600的厚度。

圖9示出形成第一電路圖案310P的步驟。

參照圖9，可執行用于使第一導電層300凹進的全面回蝕工藝，直至隔離壁部分501的上部的頂表面502被暴露。隔離壁部分501的上部可對應于隔離壁部分501的凸部501a，該凸部501a可填充隔離溝(圖5的301)的凹部302以具有凸形頂表面。因此，可通過全面回蝕工藝使第一導電層300凹進，直至凸部501a被暴露。在一些實施方式中，可通過全面回蝕工藝使第一導電層300凹進，直至隔離壁部分501的側壁的上部505被暴露。

即使在隔離壁部分501的頂表面502暴露之后，也可另外使第一導電層300凹進以形成由第一導電層300構成并且彼此分離的多個第一電路圖案310P。即，第一電路圖案310P可對應于第一導電層300的通過隔離壁部分501彼此分離的剩余部分。

用于使第一導電層300凹進的全面回蝕工藝可包括過蝕刻步驟，該過蝕刻步驟被執行以使得在隔離壁部分501的頂表面502與各個第一電路圖案310P的頂表面之間存在特定高度差S。即，第一電路圖案310P的頂表面可位于比隔離壁部分501的頂表面502低特定高度差S的高度。結果，可分別在由隔離壁部分501限定的凹形電路溝504中形成第一電路圖案310P。第一電路圖案310P可被設置在電路溝504中，并且隔離壁部分501的頂表面502可被暴露。第一電路圖案310P可在水平方向上彼此間隔開隔離壁部分501的寬度。具體地講，如果第一導電層300被凹進以使得在隔離壁部分501的頂表面502與各個第一電路圖案310P的頂表面之間存在特定高度差S，則第一電路圖案310P可彼此更清楚地分離。

隔離壁部分501可用作改進第一電路圖案310P的分離效果的屏障。由于隔離壁部分501從第一電路圖案310P的頂表面突出，所以第一電路圖案310P之間的有效距離(沿著隔離壁部分501的表面)可增加。因此，可抑制發生在第一電路圖案310P之間的離子遷移現象以改進第一電路圖案310P之間的電特性(例如，漏電流特性)。

在第一導電層(圖8的300)被凹進以形成第一電路圖案310P的同時，第二導電層(圖8的600)也可被凹進以提供厚度減小的第二導電層611。第二導電層611 可被設置為具有適合于在后續工藝中形成第二電路圖案的厚度。

圖10示出形成暴露部分第二導電層611的第二蝕刻掩模800的步驟。

參照圖10，可在第二導電層611和第一電路圖案310P上形成用于對第二導電層611進行構圖的第二蝕刻掩模800。具體地講，第二蝕刻掩模800可被形成為包括覆蓋第一電路圖案310P的第二前側蝕刻掩模830以及具有暴露部分第二導電層611的第三開口861的第二后側蝕刻掩模860。第二前側蝕刻掩模830可通過利用層壓工藝將干燥膜附接到第一電路圖案310P和隔離壁部分501來形成。第二后側蝕刻掩模860可通過利用層壓工藝將具有第三開口861的干燥膜附接到第二導電層611來形成。

圖11示出形成第二電路圖案611P的步驟。

參照圖11，可利用蝕刻工藝來蝕刻并去除第二導電層611的通過第二后側蝕刻掩模860的第三開口861暴露的部分。在這種情況下，用于蝕刻第二導電層611的暴露的部分的蝕刻工藝可被執行直至第一前側介電層510被暴露。用于蝕刻第二導電層611的暴露的部分的蝕刻工藝可利用濕法蝕刻技術來執行。在第二導電層611被蝕刻之后，部分第二導電層611可留在第二后側蝕刻掩模860與第一前側介電層510之間以充當第二電路圖案611P。

圖12示出暴露第二電路圖案611P的步驟。

參照圖12，在形成第二電路圖案611P之后，可去除第二蝕刻掩模800以暴露第一電路圖案310P和第二電路圖案611P。結果，第一電路圖案310P可被設置在第一前側介電層510的一個表面上，第二電路圖案611P可與第一電路圖案310P相對地設置在第一前側介電層510的另一表面上。

圖13示出形成外介電層900的步驟。

參照圖13，可在第一電路圖案310P和第二電路圖案611P上形成外介電層900。外介電層900可被形成為暴露部分第一電路圖案310P和部分第二電路圖案611P。外介電層900可利用印刷技術由阻焊材料形成。外介電層900可被形成為包括：第二介電層930，其具有暴露部分第一電路圖案310P的第四開口931；以及第三介電層960，其具有暴露部分第二電路圖案611P的第五開口961。

圖14示出執行最終表面處理工藝的步驟。

參照圖14，可在第一電路圖案310P和第二電路圖案611P的通過外介電層900的第四開口931和第五開口961暴露的部分上形成抗氧化層350。在形成抗氧化層350 之后，封裝基板的制造可完成。抗氧化層350可被形成為包括金屬層(例如，金(Au)層)。覆蓋有抗氧化層350的第一電路圖案310P可充當第一連接器310C，覆蓋有抗氧化層350的第二電路圖案611P可充當第二連接器611C。第一連接器310C和第二連接器611C可構成將封裝基板電連接至外部電子組件、外部電子器件或外部半導體器件的電互連結構。

可在第一電路圖案311P或第二電路圖案611P上形成附加介電層和附加電路圖案以提供多層封裝基板。

圖17是示出包括根據實施方式的封裝基板701S的半導體封裝17的橫截面圖。

參照圖17，半導體封裝17可包括封裝基板701S以及安裝在封裝基板701S上的半導體器件150。半導體器件150可通過接合線160電連接至封裝基板701S。

封裝基板701S可具有與通過參照圖1至圖16描述的方法形成的封裝基板相同的配置。因此，封裝基板701S可包括從第一前側介電層510的表面突出的隔離壁部分501。第一前側介電層510的與隔離壁部分501相對的另一表面可以基本上是平坦的。

第一電路圖案310P可位于由隔離壁部分501限定的凹形電路溝中。如參照圖9所述，第一電路圖案310P的頂表面可位于比隔離壁部分501的頂表面(圖9的502)低的高度。因此，第一電路圖案310P可被設置為具有嵌入式圖案形狀。即，第一電路圖案310P可被嵌入設置在第一前側介電層510的表面上的第二介電層930中或者覆蓋有該第二介電層930。因此，封裝基板701S可以是包括嵌入式圖案的基板。

隔離壁部分501可被設置在第一電路圖案310P之間并且可從第一電路圖案310P的頂表面突出。因此，隔離壁部分501可用作改進第一電路圖案310P之間的電絕緣特性或者抑制第一電路圖案310P之間的金屬遷移現象的屏障。由于隔離壁部分501的存在，第一電路圖案310P的電和物理隔離特性得以改進，因此第一電路圖案310P的間距大小可以減小。

第二電路圖案611P可形成在第一前側介電層510的與隔離壁部分501相對的表面上以具有高臺形狀(mesa shape)或突起形狀。在各個第二電路圖案611P被形成在第一前側介電層510的表面上以具有高臺形狀的同時，第一電路圖案310P可通過沉積導電層并且回蝕導電層直至第一前側介電層510被暴露而形成在由隔離壁部分501限定的電路溝(圖9的504)中。因此，第一電路圖案310P可被設置為具有小于第二電路圖案611P的間距大小的精細間距大小。即，由于第一電路圖案310P可通過第 一前側介電層510來彼此分離，而無需使用一般構圖工藝，所以第一電路圖案310P可具有小于第二電路圖案611P的寬度的精細寬度。

具有暴露部分第一電路圖案310P的第四開口931的第二介電層930可被設置在第一前側介電層510的一個表面上，具有暴露部分第二電路圖案611P的第五開口961的第三介電層960可被設置在第一前側介電層510的與第二介電層930相對的另一表面上。抗氧化層350可被設置在第一電路圖案310P和第二電路圖案611P的通過外介電層900(包括第二介電層930和第三介電層960)的開口931和961暴露的部分上。覆蓋有抗氧化層350的第一電路圖案310P可充當第一連接器310C，覆蓋有抗氧化層350的第二電路圖案611P可充當第二連接器611C。接合線160可接合到第一連接器310C以將第一連接器310C(即，封裝基板701S)電連接至半導體器件150。外部連接構件170可附接至第二連接器611C以將半導體封裝17電連接至外部電子器件、外部半導體器件、外部基板或者外部模塊。可設置保護層(未示出)以覆蓋半導體器件150。保護層可包括環氧模塑料(EMC)材料。

圖18是示出包括根據實施方式的封裝基板701S的半導體封裝18的橫截面圖。

參照圖18，半導體封裝18可包括封裝基板701S以及安裝在封裝基板701S上的半導體器件151。半導體器件151可通過連接凸塊161電連接至封裝基板701S。

封裝基板701S可具有與通過參照圖1至圖16描述的方法形成的封裝基板相同的配置。封裝基板701S可包括設置在第一前側介電層510上的第一電路圖案310P和第二電路圖案611P，如參照圖17所述。連接凸塊161可與第一連接器310C結合以將第一連接器310C(即，封裝基板701S)電連接至半導體器件151。外部連接構件170可附接至第二連接器611C以將半導體封裝18電連接至(例如但不限于)外部電子器件、外部半導體器件、外部基板或者外部模塊。可設置保護層(未示出)以覆蓋半導體器件151。保護層可包括環氧模塑料(EMC)材料。

圖19至圖29是示出根據實施方式的封裝基板的制造方法的表示的示例的橫截面圖。圖19至圖29示出具有位于單一高度的電路圖案的封裝基板的制造方法。

圖19示出在載體層2100上形成導電層2300的步驟。

參照圖19，可提供導電層2300被層疊在載體層2100上的結構。載體層2100可用作用于在后續工藝期間支撐和操縱導電層2300的支撐基板或附屬基板。導電層2300可被形成為包括設置在載體層2100的前側表面上的前側導電層2310以及設置 在載體層2100的后側表面上的后側導電層2330。

導電層2300可被形成為包括銅或銅合金。導電層2300可通過將導電箔附接至載體層2100的一個表面或兩個相對表面來形成。載體層2100可包括覆銅層壓(CCL)結構。該CCL結構可具有一對導電覆層2120被分別層壓在絕緣核心層2110的兩個相對表面2111和2113上的結構。絕緣核心層2110可包括樹脂材料或者由包含樹脂的紡織材料形成的復合材料。紡織材料可包括玻璃纖維或玻璃織物。導電覆層2120可被形成為包括被層壓在絕緣核心層2110的第一表面2111上的第一導電覆層2121以及被層壓在絕緣核心層2110的與第一導電覆層2121相對的第二表面2113上的第二導電覆層2123。導電覆層2120可被形成為包括銅或銅合金。通常，CCL結構可在封裝基板的制造中用作主基板。然而，根據實施方式，CCL結構可用作用于支撐導電層2300的附屬基板或載體層2100。因此，具有CCL結構以外的結構的另一支撐基板也可用作載體層2100。

可通過將導電箔附接至載體層2100來形成導電層2300。例如，可通過將銅箔或銅合金箔層壓在具有CCL結構的載體層2100上來形成導電層2300。粘合層2200可形成在導電層2300(即，銅箔或銅合金箔)與載體層2100(即，CCL結構)之間以將銅箔或銅合金箔層壓在CCL結構上。粘合層2200可被形成為約幾埃的厚度。粘合層2200可包括形成在第一導電覆層2121上的第一粘合層2201以及形成在第二導電覆層2123上的第二粘合層2203。在這種情況下，前側導電層2310可利用第一粘合層2201附接至載體層2100，后側導電層2330可利用第二粘合層2203附接至載體層2100。

導電層2300可被形成為提供封裝基板的電路圖案。導電層300可被形成為具有比在后續工藝中形成的電路圖案的厚度大的厚度。即，導電層2300可在后續工藝中被回蝕以形成彼此分離的電路圖案。結果，電路圖案的厚度可小于導電層2300的厚度。

圖20示出在導電層2300上形成第一蝕刻掩模2400的步驟。

參照圖20，第一蝕刻掩模2400可被形成為暴露部分導電層2300。可通過將干燥膜層壓在導電層2300上以暴露部分導電層2300來形成第一蝕刻掩模2400。第一蝕刻掩模400可被形成為包括：第一前側蝕刻掩模2410，其具有暴露部分第一前側導電層2310的第一開口2411；以及第一后側蝕刻掩模2430，其具有暴露部分第一后側 導電層2330的第二開口2413。

第一開口2411可被設置為分別與第二開口2413垂直地交疊。因此，第一前側蝕刻掩模2410可被形成為具有與第一后側蝕刻掩模2430相同的形狀。相比之下，第一前側蝕刻掩模2410可被形成為具有與第一后側蝕刻掩模2430不同的形狀。在這種情況下，在后續工藝中形成在第一導電覆層2121上的電路圖案可具有與在后續工藝中形成在第二導電覆層2123上的電路圖案不同的形狀。

第一蝕刻掩模2400可被形成為具有與在后續工藝中實現的電路圖案相同的圖案圖像。因此，第一開口2411和第二開口2413可被形成為呈現在后續工藝中實現的電路圖案的反像。即，第一開口2411和第二開口2413可被形成為具有與電路圖案之間的區域相同的平面形狀。

圖21示出在導電層2300中形成隔離溝2301的步驟。

參照圖21，通過第一蝕刻掩模2400的第一開口2411和第二開口2413暴露的導電層2300可被蝕刻以形成隔離溝2301。如上所述，第一開口2411和第二開口2413可具有與電路圖案之間的區域相同的平面形狀。因此，可形成隔離溝2301以便將電路圖案彼此分離。

隔離溝2301可被形成為具有小于導電層2300的厚度T的深度D。即，隔離溝2301可被形成為不穿透導電層2300以使得導電層2300的一部分留在隔離溝2301的底表面下面。為了形成隔離溝2301，可利用部分蝕刻工藝(例如，半蝕刻工藝)來蝕刻導電層2300以不暴露第一導電覆層2121和第二導電覆層2123。用于形成隔離溝2301的蝕刻工藝可利用用于去除銅材料的濕法蝕刻工藝來執行。在這種情況下，可通過調節濕法蝕刻工藝的蝕刻時間或者濕法蝕刻工藝中所使用的蝕刻劑的濃度來控制隔離溝2301的深度D。

圖22示出暴露導電層2300的步驟。

參照圖22，在隔離溝2301被形成在導電層2300中以具有凹陷形狀之后，可去除第一蝕刻掩模(圖21的2400)。即，用作第一蝕刻掩模2400的干燥膜可被剝離以暴露導電層2300的整個表面。

圖23示出形成第一介電層2500的步驟。

參照圖23，可在導電層2300上形成第一介電層2500以填充隔離溝2301。第一介電層2500可被形成為提供封裝基板的絕緣部分的主體。第一介電層2500可包括填 充隔離溝2301的隔離壁部分2501。第一介電層2500還可包括從隔離壁部分2501延伸以覆蓋導電層2300的頂表面的主體部分2503。隔離壁部分2501可具有基本上從主體部分2503的表面突出的突起形狀。導電層2300可位于相鄰的隔離壁部分2501之間。

第一介電層2500可通過利用層壓工藝將預浸層層疊在導電層2300上來形成。預浸層可包括諸如環氧材料的樹脂材料，或者可包括包含強化纖維材料的樹脂基質層。第一介電層2500可包括形成在前側導電層2310上的第一前側介電層2510以及形成在后側導電層2330上的第一后側介電層2530。第一前側介電層2510和第一后側介電層2530可同時地分別形成在載體層2100的兩個相對表面上。

圖24示出將第一層疊結構2701和第二層疊結構2703與載體層2100分離的步驟。

參照圖24，前側導電層2310和第一前側介電層2510可構成第一層疊結構2701，后側導電層2330和第一后側介電層2530可構成第二層疊結構2703。第一層疊結構2701和第二層疊結構2703可關于設置在第一層疊結構2701與第二層疊結構2703之間的載體層2100鏡像對稱。

第一層疊結構2701和第二層疊結構2703可從載體層2100的一個邊緣被剝離，并且可與載體層2100完全分離。與載體層2100分離的第一層疊結構2701和第二層疊結構2703中的每一個可用作用于提供封裝基板的面板。由于第一層疊結構2701和第二層疊結構2703具有相同的配置，所以第一層疊結構2701和第二層疊結構2703中的每一個可通過如下所述的基本上相同的工藝來處理。

圖25示出使導電層2300凹進的步驟。

參照圖25，可通過全面回蝕工藝來使導電層2300凹進以減小導電層2300的厚度。全面回蝕工藝可利用濕法蝕刻工藝來執行。用于使導電層2300凹進的全面回蝕工藝可利用半蝕刻工藝來執行以部分地去除導電層2300。可通過調節全面回蝕工藝的蝕刻時間或者全面回蝕工藝中所使用的蝕刻劑的濃度來控制所蝕刻的導電層2300的厚度。即，可通過調節全面回蝕工藝的蝕刻時間或者全面回蝕工藝中所使用的蝕刻劑的濃度來適當地控制剩余導電層2300的厚度。

圖26示出形成電路圖案2310P的步驟。

參照圖25和圖26，可執行用于使導電層2300凹進的全面回蝕工藝，直至隔離壁部分2501的上部的頂表面2502被暴露。即使在隔離壁部分2501的頂表面2502 被暴露之后，也可另外使導電層2300凹進以形成由導電層2300構成并且彼此分離的多個電路圖案2310P。即，電路圖案2310P可對應于導電層2300的通過隔離壁部分2501彼此分離的剩余部分。

用于使導電層2300凹進的全面回蝕工藝可包括過蝕刻步驟，該過蝕刻步驟被執行以使得在隔離壁部分2501的頂表面2502與各個電路圖案2310P的頂表面之間存在特定高度差S。即，電路圖案2310P的頂表面可位于比隔離壁部分2501的頂表面2502低特定高度差S的高度。結果，可分別在由隔離壁部分2501限定的凹形電路溝2504中形成電路圖案2310P。在導電層2300被過蝕刻之后，電路圖案2310P可被設置在電路溝2504中并且隔離壁部分2501的側壁的上部可暴露。電路圖案2310P可在水平方向上按照隔離壁部分2501的寬度彼此間隔開。具體地講，如果導電層2300被凹進以使得在隔離壁部分2501的頂表面2502與各個電路圖案2310P的頂表面之間存在特定高度差S，則電路圖案2310P可彼此更清楚地分離。

隔離壁部分2501可用作改進電路圖案2310P的分離效果的屏障。由于隔離壁部分2501從電路圖案2310P的頂表面突出，所以電路圖案2310P之間的有效距離(沿著隔離壁部分2501的表面)可增加。因此，可抑制發生在電路圖案2310P之間的離子遷移現象以改進電路圖案2310P之間的電特性(例如，漏電流特性)。

圖27示出形成覆蓋電路圖案2310P的第二介電層2550的步驟。

參照圖27，可在電路圖案2310P和隔離壁部分2501上形成第二介電層2550。第二介電層2550可被層壓在隔離壁部分2501上以覆蓋電路圖案2310P。結果，電路圖案2310P可被嵌入由第一前側介電層2510和第二介電層2550組成的介電層中。第二介電層2550可被形成為包括諸如環氧樹脂材料的有機材料。在一些實施方式中，第二介電層2550可被形成為包括阻焊材料。

圖28示出暴露充當第一連接器2310C和第二連接器2310S的電路圖案2310P的步驟。

參照圖28，第一前側介電層2510可被構圖以形成暴露部分電路圖案2310P的第三開口2511。電路圖案2310P的通過第三開口2511暴露的部分可充當電連接至外部裝置的第一連接器2310C。第二介電層2550可被構圖以形成暴露電路圖案2310P的其它部分的第四開口2551。電路圖案2310P的通過第四開口2551暴露的其它部分可充當電連接至外部裝置的第二連接器2310S。

第一連接器2310C可朝著第一方向開放，第二連接器2310C可朝著與第一方向相反的第二方向開放。例如，暴露第一連接器2310C的第三開口2511可位于電路圖案2310P的與第二介電層2550相對的前側表面上，暴露第二連接器2310S的第四開口2551可位于電路圖案2310P的與第一前側介電層2510相對的后側表面上。第一連接器2310C可被設置為不與第二連接器2310S垂直地交疊，如圖28所示。另選地，盡管圖中未示出，第一連接器2310C可被設置為分別與第二連接器2310S垂直地交疊。

圖29示出執行最終表面處理工藝的步驟。

參照圖29，可在電路圖案2310P的暴露的部分上(即，第一連接器2310C和第二連接器2310S的暴露的表面上)形成抗氧化層2350。電路圖案2310P、第一前側介電層2510、第二介電層2550和抗氧化層2350可構成封裝基板。抗氧化層2350可被形成為包括金屬層(例如，金(Au)層)。第一連接器2310C和第二連接器2310S可構成將封裝基板電連接至外部電子組件、外部電子器件或外部半導體器件的電互連結構。第一連接器2310C和第二連接器2310S可位于相同的高度。因此，封裝基板可被形成為包括位于單一高度的電路圖案2310P。

可在第一前側介電層2510或第二介電層2550上形成附加介電層和附加電路圖案以提供多層封裝基板。

圖30是示出包括根據實施方式的封裝基板2701S的半導體封裝30的橫截面圖。

參照圖30，半導體封裝30可包括封裝基板2701S以及安裝在封裝基板2701S上的半導體器件2150。半導體器件2150可通過接合線2160電連接至封裝基板2701S。

封裝基板2701S可具有與通過參照圖19至圖29描述的方法形成的封裝基板相同的配置。因此，封裝基板2701S可包括從第一前側介電層2510的一個表面突出的隔離壁部分2501。第一前側介電層2510的與隔離壁部分2501相對的另一表面可以基本上是平坦的。

電路圖案2310P可被設置在由隔離壁部分2501限定的電路溝中。如參照圖26所述的，電路圖案2310P的頂表面可位于比隔離壁部分2501的頂表面(圖26的2502)低的高度。因此，電路圖案2310P可被設置為具有嵌入式圖案形狀。即，電路圖案2310P可被嵌入介電層(包括第一前側介電層2510和第二介電層2550)中或者被該介電層覆蓋。因此，封裝基板2701S可以是包括嵌入式圖案的基板。

隔離壁部分2501可被設置在電路圖案2310P之間，并且可從電路圖案2310P的頂表面突出。因此，隔離壁部分2501可用作改進電路圖案2310P之間的電絕緣特性或者抑制電路圖案2310P之間的金屬遷移現象的屏障。由于隔離壁部分2501的存在，電路圖案2310P的電和物理隔離特性得以改進，因此電路圖案2310P的間距大小可減小。

封裝基板2701S還可包括覆蓋電路圖案2310P的第二介電層2550。第二介電層2550可延伸以覆蓋隔離壁部分2501的頂表面和上側壁以及電路圖案2310P的頂表面。因此，封裝基板2701S可被實現為包括位于相同高度并且被嵌入由第一前側介電層2510和第二介電層2550組成的介電層中的電路圖案2310P。

第一前側介電層2510可包括暴露電路圖案2310P的前側表面的一些部分的第三開口2511，并且電路圖案2310P的通過第三開口2511暴露的部分可充當第一連接器2310C。第一連接器2310C的暴露的表面可被抗氧化層2350覆蓋。第二介電層2550可包括暴露電路圖案2310P的后側表面的一些部分的第四開口2551，并且電路圖案2310P的通過第四開口2551暴露的部分可充當第二連接器2310S。第二連接器2310S的暴露的表面也可被抗氧化層2350覆蓋。

接合線2160可接合至第一連接器2310C以將第一連接器2310C(即，封裝基板2701S)電連接至半導體器件2150。外部連接構件2170可附接至第二連接器2310S以將半導體封裝30電連接至(例如但不限于)外部電子器件、外部半導體器件、外部基板或外部模塊。外部連接構件2170可以是焊球。可設置保護層2190以覆蓋半導體器件2150。保護層2190可包括環氧模塑料(EMC)材料。

圖31是示出包括根據實施方式的封裝基板2701S的半導體封裝31的橫截面圖。

參照圖31，半導體封裝31可包括封裝基板2701S以及設置在封裝基板2701S上的半導體器件2151。半導體器件2151可通過連接凸塊2161電連接至封裝基板2701S。

封裝基板2701S可具有與通過參照圖19至圖29描述的方法形成的封裝基板相同的配置。因此，封裝基板2701S可包括從第一前側介電層2510的一個表面突出的隔離壁部分2501。第一前側介電層2510的與隔離壁部分2501相對的另一表面可以基本上是平坦的。

電路圖案2310P可被設置在由隔離壁部分2501限定的電路溝中。如參照圖26所述的，電路圖案2310P的頂表面可位于比隔離壁部分2501的頂表面(圖26的2502)低的高度。因此，電路圖案2310P可被設置為具有嵌入式圖案形狀。即，電路圖案 2310P可被嵌入介電層(包括第一前側介電層2510和第二介電層2550)中或者被該介電層覆蓋。因此，封裝基板2701S可以是包括嵌入式圖案的基板。

隔離壁部分2501可被設置在電路圖案2310P之間并且可從電路圖案2310P的頂表面突出。因此，隔離壁部分2501可用作改進電路圖案2310P之間的電絕緣特性或者抑制電路圖案2310P之間的金屬遷移現象的屏障。由于隔離壁部分2501的存在，電路圖案2310P的電和物理隔離特性得以改進，因此電路圖案2310P的間距大小可減小。

封裝基板2701S還可包括覆蓋電路圖案2310P的第二介電層2550。第二介電層2550可延伸以覆蓋隔離壁部分2501的頂表面和上側壁以及電路圖案2310P的頂表面。因此，封裝基板2701S可被實現為包括位于相同高度并且被嵌入由第一前側介電層2510和第二介電層2550組成的介電層中的電路圖案2310P。

第一前側介電層2510可包括暴露電路圖案2310P的前側表面的一些部分的第三開口2511，并且電路圖案2310P的通過第三開口2511暴露的部分可充當第一連接器2310C。第一連接器2310C的暴露的表面可被抗氧化層2350覆蓋。第二介電層2550可包括暴露電路圖案2310P的后側表面的一些部分的第四開口2551，并且電路圖案2310P的通過第四開口2551暴露的部分可充當第二連接器2310S。第二連接器2310S的暴露的表面也可被抗氧化層2350覆蓋。

連接凸塊2161可接合至第一連接器2310C以將第一連接器2310C(即，封裝基板2701S)電連接至半導體器件2150。外部連接構件2170可附接至第二連接器2310S以將半導體封裝31電連接至(例如但不限于)外部電子器件、外部半導體器件、外部基板或外部模塊。外部連接構件2170可以是焊球。可設置保護層2190以覆蓋半導體器件2150。保護層2190可包括環氧模塑料(EMC)材料。

圖32是示出根據實施方式的包括存儲卡7800的電子系統的表示的示例的框圖，存儲卡7800包括至少一個半導體封裝。存儲卡7800可包括諸如非易失性存儲器裝置的存儲器7810以及存儲控制器7820。存儲器7810和存儲控制器7820可存儲數據或讀取存儲的數據。存儲器7810和/或存儲控制器7820包括設置在根據實施方式的嵌入式封裝中的一個或更多個半導體芯片。

存儲器7810可包括本公開的實施方式的技術可應用于的非易失性存儲器裝置。存儲控制器7820可控制存儲器7810，使得響應于來自主機7830的讀/寫請求而讀出所存儲的數據或者存儲數據。

圖33是示出包括根據實施方式的至少一個封裝的電子系統8710的框圖。電子系統8710可包括控制器8711、輸入/輸出單元8712和存儲器8713。控制器8711、輸入/輸出單元8712和存儲器8713可通過提供數據移動的路徑的總線8715來彼此聯接。

在實施方式中，控制器8711可包括一個或更多個微處理器、數字信號處理器、微控制器和/或能夠執行與這些組件相同的功能的邏輯裝置。控制器8711或存儲器8713可包括根據本公開的實施方式的一個或更多個半導體封裝。輸入/輸出單元8712可包括從鍵區、鍵盤、顯示裝置、觸摸屏等中選擇出的至少一個。存儲器8713是用于存儲數據的裝置。存儲器8713可存儲要由控制器8711等執行的數據和/或命令。

存儲器8713可包括諸如DRAM的易失性存儲器裝置和/或諸如閃存的非易失性存儲器裝置。例如，閃存可被安裝到諸如移動終端或臺式計算機的信息處理系統。閃存可構成固態盤(SSD)。在這種情況下，電子系統8710可在閃存系統中穩定地存儲大量數據。

電子系統8710還可包括接口8714，接口8714被配置為向通信網絡發送數據以及從通信網絡接收數據。接口8714可以是有線型或無線型的。例如，接口8714可包括天線或者有線或無線收發器。

電子系統8710可被實現為移動系統、個人計算機、工業計算機或者執行各種功能的邏輯系統。例如，移動系統可以是個人數字助理(PDA)、便攜式計算機、平板計算機、移動電話、智能電話、無線電話、膝上型計算機、存儲卡、數字音樂系統和信息發送/接收系統中的任一個。

如果電子系統8710是能夠執行無線通信的設備，則電子系統8710可用在諸如(例如但不限于)CDMA(碼分多址)、GSM(全球移動通信系統)、NADC(北美數字蜂窩)、E-TDMA(增強時分多址)、WCDMA(寬帶碼分多址)、CDMA2000、LTE(長期演進)和Wibro(無線寬帶互聯網)的通信系統中。

為了例示性目的公開了本公開的實施方式。本領域技術人員將理解，在不脫離本公開和附圖的范圍和精神的情況下，可進行各種修改、添加和替代。

相關申請的交叉引用

本申請要求2015年8月20日提交于韓國知識產權局的韓國專利申請No.10-2015-0117456的優先權，其整體以引用方式并入本文。