半導體結構及其形成方法與流程

本發明涉及半導體領域，尤其涉及一種半導體結構及其形成方法。

背景技術：

隨著半導體技術的進步，集成電路朝向高集成度、高速度和低功耗的趨勢發展，體硅(bulksilicon)襯底以及體硅器件(基于體硅襯底制造的器件)的工藝正接近物理極限，在進一步減小集成電路特征尺寸方面遇到嚴峻挑戰。目前業界認為絕緣體上硅(soi：silicononinsulator)襯底以及soi器件為取代體硅以及體硅器件的最佳方案之一。

soi襯底是一種用于集成電路制造的襯底，與目前大量應用的體硅襯底相比，soi襯底具有很多優勢：采用soi襯底制成的集成電路的寄生電容小、集成度高、短溝道效應小、速度快，并且還可以實現集成電路中元器件的介質隔離，消除了體硅集成電路中的寄生閂鎖效應。

三維集成電路(3dic：three-dimensionalintegratedcircuit)是利用先進的芯片堆疊技術制備而成，其是將具不同功能的芯片堆疊成具有三維結構的集成電路。相較于二維結構的集成電路，三維集成電路的堆疊技術不僅可使三維集成電路信號傳遞路徑縮短，還可以使三維集成電路的運行速度加快；簡言之，三維集成電路的堆疊技術具有以下優點：滿足半導體器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根據三維集成電路中芯片間的連接方法的不同，使堆疊的芯片能互連的技術分為金屬引線鍵合(wirebonding)以及倒裝芯片鍵合(waferbonding)。其中，倒裝芯片鍵合技術具有比金屬引線鍵合技術更短的電連接路徑，能夠提供更優良的熱特性、電特性以及更小的結構尺寸，因此倒裝芯片鍵合技術是目前熱門的關鍵技術之一，以實現不同芯片之間的臨時性或永久性的粘結。

但是，現有倒裝芯片鍵合后的芯片的性能有待優化。

技術實現要素：

本發明解決的問題是提供一種半導體結構及其形成方法，改善倒裝芯片鍵合后的芯片性能。

為解決上述問題，本發明提供一種半導體結構的形成方法。包括如下步驟：提供晶圓，所述晶圓具有第一待鍵合面，且所述晶圓內形成有射頻器件；提供載體晶圓，所述載體晶圓具有第二待鍵合面；對所述第二待鍵合面進行表面處理，將部分厚度的載體晶圓轉化為阻擋層；使所述第一待鍵合面與所述第二待鍵合面相接觸，實現所述晶圓和載體晶圓的鍵合，所述阻擋層用于抑制鍵合后所述載體晶圓內的感應電荷發生移動。

可選的，所述載體晶圓的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。

可選的，所述阻擋層為非晶態材料。

可選的，對所述第二待鍵合面進行表面處理的步驟包括：對所述第二待鍵合面進行離子摻雜工藝。

可選的，所述離子摻雜工藝摻雜的離子為重型離子。

可選的，所述離子摻雜工藝摻雜的離子為氬離子、氦離子或氖離子。

可選的，所述離子摻雜工藝摻雜的離子為氬離子，注入的離子能量為30kev至200kev，注入的離子劑量為1e15至1e16原子每平方厘米。

可選的，所述形成方法還包括：在所述第一待鍵合面上形成第一鍵合層；形成所述阻擋層后，在所述第二待鍵合面上形成第二鍵合層；實現所述晶圓和載體晶圓的鍵合的步驟中，使所述第一鍵合層與所述第二鍵合層相接觸。

可選的，所述第一鍵合層的材料為氧化硅或氮化硅，所述第二鍵合層的材料為氧化硅或氮化硅。

可選的，提供所述晶圓的步驟包括：形成基底，所述基底包括底層半導體層、位于所述底層半導體層表面的絕緣材料層以及位于絕緣材料層表面的頂層半導體層，所述頂層半導體層包括若干晶體管區域；在所述晶體管區的頂層半導體層部分表面形成柵極結構；在所述柵極結構兩側的晶體管區的頂層半導體層內形成摻雜區；在所述頂層半導體層表面形成第一介質層，所述 第一介質層覆蓋所述柵極結構和摻雜區，且所述第一介質層頂部高于所述柵極結構頂部；在所述摻雜區表面形成貫穿所述第一介質層的第零導電插塞；在所述第一介質層上方形成與第零導電插塞電連接的第零導電層；在所述第一介質層上方形成覆蓋第零導電層的第二介質層，所述第二介質層內形成有與所述第零導電層電連接的互連結構，所述互連結構包括頂部被所述第二介質層暴露出來的頂層導電層，其中，暴露出所述頂層導電層的第二介質層表面為第一待鍵合面。

可選的，在垂直于所述頂層半導體層表面、且沿所述頂層半導體層指向所述第二介質層的方向上，所述互連結構包括分立的n(n≥2)層導電層，還包括位于第n-1層導電層與第n層導電層之間的第n導電插塞，其中，所述第n導電插塞將第n-1層導電層與第n層導電層電連接；所述第二介質層包括至少一層子介質層。

可選的，所述第零導電層的材料為銅、鋁、鎢和鈦中的一種或多種，所述互連結構的材料為銅、鋁、鎢和鈦中的一種或多種。

可選的，所述形成方法還包括：實現所述晶圓和載體晶圓的鍵合后，去除所述底層半導體層；形成貫穿所述絕緣材料層、頂層半導體層和第一介質層，并與所述第零導電層相接觸的導電插塞；形成覆蓋所述導電插塞的連接導電層；在與所述第一待鍵合面相對的絕緣材料層表面形成鈍化層，所述鈍化層暴露出所述連接導電層表面。

可選的，所述導電插塞的材料為銅、鋁、鎢和鈦中的一種或多種。

可選的，所述連接導電層的材料為銅、鋁、鎢和鈦中的一種或多種。

可選的，所述鈍化層的材料為氧化硅、氮化硅和氮氧化硅中的一種或多種。

本發明還提供一種半導體結構，包括：晶圓，所述晶圓具有第一待鍵合面，且所述晶圓內形成有射頻器件；載體晶圓，與所述晶圓相對設置且鍵合在一起，所述載體晶圓具有第二待鍵合面，其中，所述第一待鍵合面與所述第二待鍵合面相接觸；阻擋層，位于所述載體晶圓表面，且位于所述晶圓與載體晶圓之間。

可選的，所述阻擋層由部分厚度的載體晶圓轉化而成。

可選的，所述阻擋層為非晶態材料。

可選的，所述半導體結構還包括：位于所述晶圓和阻擋層之間的鍵合層。

與現有技術相比，本發明的技術方案具有以下優點：

當晶圓和載體晶圓鍵合后，晶圓內的射頻器件形成電場，所述電場容易使所述載體晶圓形成感應電荷，本發明通過對所述載體晶圓的第二待鍵合面進行表面處理，將部分厚度的載體晶圓轉化為阻擋層，所述阻擋層可以抑制鍵合后所述載體晶圓內的感應電荷發生移動，避免所述感應電荷在所述晶圓和載體晶圓之間發生移動，從而可以避免射頻信號能量的損失，進而改善鍵合后的芯片的性能。

附圖說明

圖1至圖7是本發明半導體結構的形成方法一實施例對應的結構示意圖；

圖8是本發明半導體結構一實施例對應的結構示意圖。

具體實施方式

由背景技術可知，現有倒裝芯片鍵合后的芯片的性能有待優化。分析其原因在于：當晶圓和載體晶圓鍵合后，晶圓內的射頻器件形成電場，所述電場容易使所述載體晶圓形成感應電荷，從而導致所述感應電荷在所述晶圓和載體晶圓之間發生移動，進而引起射頻信號能量損失的問題。

為了解決所述技術問題，本發明提供一種半導體結構的形成方法，包括：提供晶圓，所述晶圓具有第一待鍵合面，且所述晶圓內形成有射頻器件；提供載體晶圓，所述載體晶圓具有第二待鍵合面；對所述第二待鍵合面進行表面處理，將部分厚度的載體晶圓轉化為阻擋層；使所述第一待鍵合面與所述第二待鍵合面相接觸，實現所述晶圓和載體晶圓的鍵合，所述阻擋層用于抑制鍵合后所述載體晶圓內的感應電荷發生移動。

當晶圓和載體晶圓鍵合后，晶圓內的射頻器件形成電場，所述電場容易使所述載體晶圓形成感應電荷，本發明通過對所述載體晶圓的第二待鍵合面進行表面處理，將部分厚度的載體晶圓轉化為阻擋層，所述阻擋層可以抑制 所述載體晶圓內的感應電荷發生移動，避免所述感應電荷在所述晶圓和載體晶圓之間發生移動，從而可以避免射頻信號能量的損失，進而改善鍵合后的芯片的性能。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

圖1至圖7是本發明半導體結構的形成方法一實施例對應的結構示意圖。

參考圖1，提供晶圓(未標示)，所述晶圓具有第一待鍵合面410，且所述晶圓內形成有射頻器件。

具體地，提供所述晶圓的步驟包括：形成基底(未標示)，所述基底包括底層半導體層100、位于所述底層半導體層100表面的絕緣材料層101以及位于絕緣材料層101表面的頂層半導體層102，所述頂層半導體層102包括若干晶體管區域(未標示)；在所述晶體管區的頂層半導體層102部分表面形成柵極結構103；在所述柵極結構103兩側的晶體管區的頂層半導體層102內形成摻雜區104；在所述頂層半導體層102表面形成第一介質層105，所述第一介質層105覆蓋所述柵極結構103和摻雜區104，且所述第一介質層105頂部高于所述柵極結構103頂部；在所述摻雜區104表面形成貫穿所述第一介質層105的第零導電插塞106；在所述第一介質層105上方形成與第零導電插塞106電連接的第零導電層107；在所述第一介質層105上方形成覆蓋所述第零導電層107的第二介質層108，所述第二介質層108內形成有與所述第零導電層107電連接的互連結構(未標示)，所述互連結構包括頂部被所述第二介質層108暴露出來的頂層導電層112，其中，暴露出所述頂層導電層112的第二介質層108表面為第一待鍵合面410。

以下將結合附圖對本發明提供的晶圓進行詳細說明。

所述底層半導體層100的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦；所述絕緣材料層101的材料為氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述頂層半導體層102的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述底層半導體層100的材料為硅，所述絕緣材料層101的材料為氧化硅，所述頂層半導體層102的材料為硅。

本實施例中，所述晶體管區為形成有晶體管的區域。所述柵極結構103包括柵介質層以及位于柵介質層表面的柵電極層，其中，所述柵介質層的材料為氧化硅或高k柵介質材料，所述高k柵介質材料包括氧化鉿、氧化鋯、氧化鋁或硅氧化鉿等；所述柵電極層的材料為ti、ta、cu、al、w、ag和au中的一種或多種。所述柵介質層與柵電極層之間還能夠形成有功函數層。

所述摻雜區104用于作為晶體管的源極(source)或漏極(drain)。當所述晶體管區為pmos區時，所述摻雜區104的摻雜離子為p型離子，例如為b、ga或in。當所述晶體管區為nmos區時，所述摻雜區104的摻雜離子為n型離子，例如為p、as或sb。

本實施例中，所述半導體結構還包括：位于所述柵極結構103側壁表面的側墻(未標示)。

所述側墻的材料可以為氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述側墻可以為單層結構或疊層結構。本實施例中，所述側墻為單層結構，所述側墻的材料為氮化硅。

所述第一介質層105覆蓋所述柵極結構103的頂部和側壁，所述第一介質層105為單層結構或疊層結構，所述第一介質層105的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述第一介質層105的材料為氧化硅。

所述第零導電插塞106起到與所述第零導電層107和第二介質層108內的互連結構(未標示)電連接的作用。本實施例中，所述第零導電插塞106的材料為導電材料，例如為銅、鋁、鎢和鈦中的一種或多種。

本實施例中，所述第零導電層107位于所述第一介質層105表面以及第零導電插塞106表面，且根據半導體結構的內部電路連接需求，所述第一介質層105表面具有若干分立的第零導電層107。

所述第零導電層107的材料為導電材料，例如為銅、鋁、鎢和鈦中的一種或多種。本實施例中，所述第零導電層107的材料為鋁。

本實施例中，在垂直于所述頂層半導體層102表面、且沿所述頂層半導體層102指向所述第二介質層108的方向上，所述互連結構包括分立的n(n≥2)層導電層，還包括位于第n-1層導電層(未標示)與第n層導電層之間 的第n導電插塞(未標示)，其中，所述第n導電插塞將所述第n-1層導電層與所第n層導電層電連接，其中，所述第n層導電層即為頂部被所述第二介質層108暴露出的頂層導電層112。

所述第二介質層108包括至少一層子介質層，所述第二介質層108由至少一層子介質層堆疊而成，所述子介質層的材料氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。例如，所述第二介質層108能夠為一層子介質層的單層結構，也能夠為包括2層、5層、7層或10層子介質層。

本實施例中，以所述互連結構包括分立的2層導電層為例，在沿所述頂層半導體層102指向所述第二介質層108的方向上，所述互連結構包括分立排列的第一導電層110以及第二導電層112，還包括位于所述第一導電層110與所述第二導電層112之間的第二導電插塞111，所述第二導電插塞111將所述第一導電層110與所述第二導電層112電連接，并且，還包括位于所述第一導電層110與所述第零導電層107之間的第一導電插塞109，所述第一導電插塞109將所述第零導電層107與所述第一導電層110電連接，其中，所述第二導電層112即為所述頂層導電層112。

在其他實施例中，所述互連結構還能夠僅包括一層導電層，所述互連結構包括所述頂層導電層、以及將所述頂層導電層和第零導電層電連接的第一導電插塞。

本實施例中，n能夠為大于等于2的任一自然數，例如為5層導電層、7層導電層或10層導電層等，且根據導電層的層數確定相應導電插塞的數量。

所述互連結構的材料為導電材料，例如為銅、鋁、鎢和鈦中的一種或多種。本實施例中，所述互連結構的材料為鋁。

結合參考圖2，需要說明的是，所述形成方法還包括：在所述第一待鍵合面410(如圖1所示)上形成第一鍵合層210。

后續工藝中，所述晶圓通過所述第一鍵合層210實現與載體晶圓的鍵合，所述第一鍵合層210可以提高鍵合強度。

所述第一鍵合層210的材料為氧化硅或氮化硅。本實施例中，所述第一鍵合層210的材料為氧化硅。

參考圖3，提供載體晶圓301，所述載體晶圓301具有第二待鍵合面420

所述載體晶圓301的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述載體晶圓301的材料為硅。

有關所述載體晶圓301的描述可參考前述晶圓的相應描述，在此不再贅述。

參考圖4，對所述第二待鍵合面420(如圖3所示)進行表面處理，將部分厚度的載體晶圓301轉化為阻擋層302。

所述阻擋層302用于在后續與所述晶圓鍵合后，抑制所述載體晶圓301內的感應電荷發生移動。

具體地，對所述第二待鍵合面420進行表面處理的步驟包括：對所述第二待鍵合面420進行離子摻雜工藝322。

所述離子摻雜工藝的摻雜離子為重型離子。

具體地。所述離子摻雜工藝摻雜的離子可以為氬離子、氦離子或氖離子。本實施例中，所述離子摻雜工藝的摻雜離子為氬離子。

本實施例中，后續將所述載體晶圓301與所述晶圓鍵合后，所述晶圓內的射頻器件形成電場，所述電場容易使所述載體晶圓301形成感應電荷，導致所述感應電荷在所述晶圓和載體晶圓301發生移動，感應電荷的移動容易引起射頻信號能量損失的問題。通過采用重型離子對所述載體晶圓301的第二待鍵合面420進行離子摻雜，可以更好地打亂所述載體晶圓301的晶格分布，使部分厚度的載體晶圓301材料，由單晶硅轉化為非晶硅，從而抑制所述載體晶圓301內的感應電荷發生移動。也就是說，本實施例中，所述阻擋層302為非晶態材料。

需要說明的是，所述離子摻雜工藝注入的離子能量或離子劑量不宜過大，也不宜過小。如果注入的離子能量或離子劑量過小，難以在所述載體晶圓301內形成阻擋層302，或打亂所述載體晶圓301的晶格分布的效果不明顯，從而難以起到抑制所述載體晶圓301內的感應電荷發生移動的效果；如果注入的離子能量或離子劑量過大，容易影響所述載體晶圓301內已有摻雜離子的離 子分布，從而影響所述載體晶圓301的電學性能。為此，本實施例中，所述離子摻雜工藝注入的離子能量為30kev至200kev，注入的離子劑量為1e15至1e16原子每平方厘米。

還需要說明的是，所述部分厚度由所述離子摻雜工藝的工藝參數所決定，即所述阻擋層302的厚度由所述離子摻雜工藝的工藝參數所決定。通過將所述工藝參數設定在合理的范圍內，使所述阻擋層302的厚度控制在合理范圍內，從而在有效地起到抑制所述載體晶圓301內的感應電荷發生移動的作用的同時，避免因所述阻擋層302過厚而對所述載體晶圓301的電學性能造成不良影響。

結合參考圖5，需要說明的是，形成所述阻擋層302后，在所述第二待鍵合面420(如圖3所示)上形成第二鍵合層220。

后續工藝中，所述載體晶圓301通過所述第二鍵合層220實現與所述晶圓的鍵合，所述第二鍵合層220可以提高鍵合強度。

所述第二鍵合層220的材料可以為氧化硅或氮化硅。

需要說明的是，為了提高鍵合強度，所述第二鍵合層220的材料與所述第一鍵合層210的材料相同。本實施例中，所述第二鍵合層220的材料為氧化硅。

還需要說明的是，本實施例中，先在所述第一待鍵合面410(如圖1所示)上形成第一鍵合層210，然后在所述第二待鍵合面420(如圖3所示)上形成第二鍵合層220。在其他實施例中，還可以先在所述第二待鍵合面上形成第二鍵合層，然后在所述第一待鍵合面上形成第一鍵合層。

參考圖6，使所述第一待鍵合面410(如圖1所示)與所述第二待鍵合面420(如圖3所示)相接觸，實現所述晶圓和載體晶圓301的鍵合。

本實施例中，所述第一待鍵合面410上形成有第一鍵合層210，所述第二待鍵合面420上形成有第二鍵合層220，相應的，實現所述晶圓和載體晶圓301的鍵合的步驟中，使所述第一鍵合層210與所述第二鍵合層220相接觸。

本實施例中，所述鍵合工藝為熱壓鍵合工藝。

具體地，所述熱壓鍵合工藝的步驟包括：將所述晶圓和載體晶圓301相對設置后置于熱壓鍵合溫度環境下，并使所述第一鍵合層210與所述第二鍵合層220相接觸；在所述熱壓鍵合溫度下，同時向所述晶圓和載體晶圓301施加壓力，直至達到熱壓鍵合工藝時間，使所述晶圓和載體晶圓301實現熱壓鍵合。

結合參考圖7，需要說明的是，實現所述晶圓和載體晶圓301的鍵合后，所述形成方法還包括：去除所述底層半導體層100(如圖6所示)；形成貫穿所述絕緣材料層101、頂層半導體層102和第一介質層105并與所述第零導電層107相接觸導電插塞310；形成覆蓋所述導電插塞310的連接導電層320；在與所述第一待鍵合面410(如圖1所示)相對的絕緣材料層101表面形成鈍化層330，所述鈍化層330暴露出所述連接導電層320表面。

所述晶圓內的射頻器件形成電場，所述電場容易使所述底層半導體層100(如圖6所示)形成感應電荷，感應電荷的移動容易引起射頻信號能量損失的問題，且所述底層半導體層100較接近于所述柵極結構103，為了避免對所述晶圓內晶體管的電學性能造成不良影響，實現所述晶圓和載體晶圓301的鍵合后，去除所述底層半導體層100。

本實施例中，為了避免去除所述底層半導體層100的工藝對所述絕緣材料層101造成不良影響，去除所述底層半導體層100的工藝步驟包括：采用第一去除工藝去除部分厚度的底層半導體層100；接著，采用第二去除工藝去除剩余的底層半導體層100，且第一去除工藝去除所述底層半導體層100的速率大于第二去除工藝去除所述底層半導體層100的速率。

在一個具體實施例中，所述第一去除工藝采用研磨工藝，所述第二去除工藝采用濕法刻蝕工藝。

本實施例中，通過所述導電插塞310和連接導電層320，實現鍵合后的晶圓和載體晶圓301與外部電路的電連接。

所述導電插塞310的材料為銅、鋁、鎢和鈦中的一種或多種，所述連接導電層320的材料為銅、鋁、鎢和鈦中的一種或多種。本實施例中，所述導電插塞310的材料為銅，所述連接導電層320的材料鋁。

具體地，形成所述導電插塞310的步驟包括：沿所述絕緣材料層101指向所述第一介質層105的方向上，依次刻蝕所述絕緣材料層101、頂層半導體層102和第一介質層105，直至露出所述第零導電層107，形成貫穿所述絕緣材料層101、頂層半導體層102和第一介質層105的導電通孔(圖未示)；形成填充滿所述導電通孔的導電插塞310。

所述鈍化層330用于保護所述絕緣材料層101。所述鈍化層330的材料為絕緣材料，例如為氧化硅、氮化硅和氮氧化硅中的一種或多種。本實施例中，所述鈍化層330為氧化硅和氮化硅構成的疊層結構。

當所述晶圓和載體晶圓301鍵合后，所述晶圓內的射頻器件形成電場，所述電場容易使所述載體晶圓301形成感應電荷，本發明通過對所述載體晶圓301的第二待鍵合面420(如圖3所示)進行表面處理，將部分厚度的載體晶圓301轉化為阻擋層302(如圖4所示)，所述阻擋層302可以抑制所述載體晶圓301內的感應電荷發生移動，避免所述感應電荷在所述晶圓和載體晶圓301之間發生移動，從而可以避免射頻信號能量的損失，進而改善鍵合后的芯片的性能。

參考圖8，示出了本發明半導體結構一實施例對應的結構示意圖，本發明還提供一種半導體結構，包括：

晶圓(未標示)，所述晶圓具有第一待鍵合面610，且所述晶圓內形成有射頻器件；

載體晶圓701，與所述晶圓相對設置且鍵合在一起，所述載體晶圓701具有第二待鍵合面620，其中，所述第一待鍵合面610與所述第二待鍵合面620相接觸；

阻擋層702，位于所述載體晶圓表面，且位于所述晶圓與載體晶圓之間。

本實施例中，所述晶圓包括基底(未標示)，其中，所述基底包括絕緣材料層501以及位于絕緣材料層501表面的頂層半導體層502，所述頂層半導體層502包括若干晶體管區域(未標示)。

所述晶圓還包括位于所述晶體管區的頂層半導體層502部分表面的柵極結構503，位于所述柵極結構503兩側晶體管區的頂層半導體層502內的摻雜 區504，位于所述頂層半導體層502表面的第一介質層505，所述第一介質層505覆蓋所述柵極結構503和摻雜區504，且所述第一介質層505頂部高于所述柵極結構503頂部。

所述晶圓還包括位于所述摻雜區504表面且貫穿所述第一介質層505的第零導電插塞506，位于所述第一介質層505上方且與第零導電插塞506電連接的第零導電層507，位于所述第一介質層505上方且覆蓋所述第零導電層507的第二介質層508，位于所述第二介質層508內且與所述第零導電層507電連接的互連結構(未標示)，所述互連結構包括頂部被所述第二介質層508暴露出來的頂層導電層512，其中，暴露出所述頂層導電層512的第二介質層508表面為第一待鍵合面610。

所述絕緣材料層501的材料為氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述頂層半導體層502的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述絕緣材料層501的材料為氧化硅，所述頂層半導體層502的材料為硅。

本實施例中，所述晶體管區為形成有晶體管的區域。所述柵極結構503包括柵介質層以及位于柵介質層表面的柵電極層，其中，所述柵介質層的材料為氧化硅或高k柵介質材料，所述高k柵介質材料包括氧化鉿、氧化鋯、氧化鋁或硅氧化鉿等；所述柵電極層的材料為ti、ta、cu、al、w、ag和au中的一種或多種。所述柵介質層與柵電極層之間還能夠形成有功函數層。

所述摻雜區504用于作為晶體管的源極(source)或漏極(drain)。當所述晶體管區為pmos區時，所述摻雜區504的摻雜離子為p型離子，例如為b、ga或in。當所述晶體管區為nmos區時，所述摻雜區504的摻雜離子為n型離子，例如為p、as或sb。

本實施例中，所述半導體結構還包括：位于所述柵極結構503側壁表面的側墻(未標示)。

所述側墻的材料可以為氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述側墻可以為單層結構或疊層結構。本實施例中，所述側墻為單層結構，所述側墻的材料為氮化硅。

所述第一介質層505覆蓋所述柵極結構503的頂部和側壁，所述第一介質層505為單層結構或疊層結構，所述第一介質層505的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述第一介質層105的材料為氧化硅。

所述第零導電插塞506起到與所述第零導電層507和第二介質層508內的互連結構(未標示)電連接的作用。本實施例中，所述第零導電插塞506的材料為導電材料，例如為銅、鋁、鎢和鈦中的一種或多種。

本實施例中，所述第零導電層507位于所述第一介質層505表面以及第零導電插塞506表面，且根據半導體結構的內部電路連接需求，所述第一介質層505表面具有若干分立的第零導電層507。

所述第零導電層507的材料為導電材料，例如為銅、鋁、鎢和鈦中的一種或多種。本實施例中，所述第零導電層507的材料為鋁。

本實施例中，在垂直于所述頂層半導體層502表面、且沿所述頂層半導體層502指向所述第二介質層508的方向上，所述互連結構包括分立的n(n≥2)層導電層，還包括位于第n-1層導電層(未標示)與第n層導電層之間的第n導電插塞(未標示)，其中，所述第n導電插塞將所述第n-1層導電層與所第n層導電層電連接，其中，所述第n層導電層即為頂部被所述第二介質層508暴露出的頂層導電層512。

所述第二介質層508包括至少一層子介質層，所述第二介質層508由至少一層子介質層堆疊而成，所述子介質層的材料氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。例如，所述第二介質層508能夠為一層子介質層的單層結構，也能夠為包括2層、5層、7層或10層子介質層。

本實施例中，以所述互連結構包括分立的2層導電層為例，在沿所述頂層半導體層502指向所述第二介質層508的方向上，所述互連結構包括分立排列的第一導電層510以及第二導電層512，還包括位于所述第一導電層510與所述第二導電層512之間的第二導電插塞511，所述第二導電插塞511將所述第一導電層510與所述第二導電層512電連接，并且，還包括位于所述第一導電層510與所述第零導電層507之間的第一導電插塞509，所述第一導電插塞509將所述第零導電層507與所述第一導電層510電連接，其中，所述 第二導電層512即為所述頂層導電層512。

在其他實施例中，所述互連結構還能夠僅包括一層導電層，所述互連結構包括所述頂層導電層、以及將所述頂層導電層和第零導電層電連接的第一導電插塞。

本實施例中，n能夠為大于等于2的任一自然數，例如為5層導電層、7層導電層或10層導電層等，且根據導電層的層數確定相應導電插塞的數量。

所述互連結構的材料為導電材料，例如為銅、鋁、鎢和鈦中的一種或多種。本實施例中，所述互連結構的材料為鋁。

所述載體晶圓701的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述載體晶圓701的材料為硅。

有關所述載體晶圓701的描述可參考前述晶圓的相應描述，在此不再贅述。

本實施例中，所述阻擋層702由部分厚度的載體晶圓701轉化而成。具體地，所述載體晶圓701的材料為硅，所述阻擋層702由單晶硅轉化為非晶硅，也就是說，所述阻擋層702為非晶態材料。

所述阻擋層702抑制所述載體晶圓701內的感應電荷發生移動。

需要說明的是，所述半導體結構還包括：位于所述晶圓和阻擋層702之間的鍵合層630，用于實現所述晶圓和載體晶圓701的鍵合。所述鍵合層630可以提高鍵合強度。

所述鍵合層630的材料為氧化硅或氮化硅。本實施例中，所述鍵合層630的材料為氧化硅。

還需要說明的是，所述半導體結構還包括：貫穿所述絕緣材料層501、頂層半導體層502和第一介質層505并與所述第零導電層507相接觸導電插塞810；覆蓋所述導電插塞810的連接導電層820；位于背向所述柵極結構503的絕緣材料層501表面的鈍化層830，所述鈍化層830暴露出所述連接導電層820表面。

本實施例中，通過所述導電插塞810和連接導電層820，實現所述晶圓和 載體晶圓701與外部電路的電連接。

所述導電插塞810的材料為銅、鋁、鎢和鈦中的一種或多種，所述連接導電820的材料為銅、鋁、鎢和鈦中的一種或多種。本實施例中，所述導電插塞810的材料為銅，所述連接導電層820的材料鋁。

所述鈍化層830用于保護所述絕緣材料層501。所述鈍化層830的材料為絕緣材料，例如為氧化硅、氮化硅和氮氧化硅中的一種或多種。本實施例中，所述鈍化層830為氧化硅和氮化硅構成的疊層結構。

所述晶圓內的射頻器件形成電場，所述電場容易使所述載體晶圓701形成感應電荷，所述阻擋層702可以抑制所述載體晶圓701內的感應電荷發生移動，避免所述感應電荷在所述晶圓和載體晶圓701之間發生移動，從而可以避免射頻信號能量的損失，進而改善所述半導體結構的性能。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。