高電子遷移率晶體管及其制作方法與流程

本發明涉及半導體元器件技術，尤其涉及一種高電子遷移率晶體管及其制作方法。

背景技術：

gan(氮化鎵)是第三代寬禁帶半導體材料，由于其具有大禁帶寬度、高電子飽和速率、高擊穿電場，較高熱導率，耐腐蝕和抗輻射性能，在高壓、高頻、高溫、大功率和抗輻照環境條件下具有較強的優勢，被認為是研究短波光電子器件和高壓高頻率大功率器件的最佳材料。

在大功率器件中，高電子遷移率晶體管是研究熱點，其包含的半導體有源層是研究的關鍵，該半導體有源層包括自下而上依次形成的襯底、gan層和algan(氮化鎵鋁)層。algan層與gan層之間的異質結處能形成高濃度、高遷移率的2deg(two-dimensionalelectrongas，二維電子氣),同時異質結對2deg具有良好的調節作用。2deg作為溝道可顯著提升高遷移率晶體管的性能。

但是在現有高電子遷移率晶體管的半導體有源層中，algan層較厚，通常超過30nm，使得柵電極底部到溝道的距離相對較大，且algan層中具有缺陷，由于algan層較厚，柵電極底部到溝道之間的缺陷也較多，導致產生較大的柵漏電，從而妨礙了高遷移率晶體管性能的提升。

技術實現要素：

本發明提供一種高電子遷移率晶體管及其制作方法，解決了現有的高電子遷移率晶體管柵漏電較大的問題。

本發明實施例一方面提供一種高電子遷移率晶體管，包括：

半導體有源層，所述半導體有源層包括自下而上依次形成algan層、gan層和aln層，所述aln層的厚度小于所述algan層的厚度；

覆蓋在所述半導體有源層上的介質層；

穿過所述介質層，且暴露所述半導體有源層的第一接觸孔；

形成在所述第一接觸孔中的柵電極。

本發明實施例另一方面提供一種高電子遷移率晶體管的制作方法，包括：

形成半導體有源層，所述半導體有源層包括自下而上依次形成algan層、gan層和aln層，所述aln層的厚度小于所述algan層的厚度；

在所述半導體有源層上形成介質層；

在所述介質層上形成暴露所述半導體有源層的第一接觸孔；

在所述第一接觸孔中形成柵電極。

本發明提供的高電子遷移率晶體管及其制作方法中，由于半導體有源層包括自下而上依次形成algan層、gan層和aln層，在gan層和aln層之間會形成一個勢壘層，這個勢壘層用作該高電子遷移率晶體管的溝道，并且由于aln層的厚度小于algan層的厚度，使得第一接觸孔中柵電極的底部與溝道之間的距離減小，同時由于aln層中的缺陷濃度小于algan層中的缺陷濃度，使得柵電極底部與溝道之間的缺陷顯著減小，從而顯著減小了柵電極漏電，提升了高遷移率晶體管的性能。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明實施例一提供的一種高電子遷移率晶體管的示意圖；

圖2為本發明實施例一提供的另一種高電子遷移率晶體管的示意圖；

圖3為本發明實施例一提供的又一種高電子遷移率晶體管的示意圖；

圖4為本發明實施例二提供的高電子遷移率晶體管的制作方法的流程圖；

圖5a～圖5h為本發明實施例三提供的高電子遷移率晶體管的制作方法中各步驟形成的結構示意圖；

圖6a～圖6j為本發明實施例四提供的高電子遷移率晶體管的制作方法 中各步驟形成的結構示意圖。

具體實施方式

為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

實施例一

圖1為本發明實施例一提供的一種高電子遷移率晶體管的示意圖。

如圖1所示，該高電子遷移率晶體管包括半導體有源層11、介質層12和柵電極14。其中，半導體有源層11包括自下而上依次形成algan層112、gan層113和aln層114，該aln層114的厚度小于該algan層112的厚度。介質層12覆蓋在半導體有源層11上，且在介質層12上設置有穿過該介質層12，并暴露該半導體有源層11的第一接觸孔13。柵電極14形成在該接觸孔中。

與現有技術不同的是，本實施例提供的高電子遷移率晶體管將現有高電子遷移率晶體管中的algan層112與gan層113交換了一下位置，并且在位于上層的gan層113上形成了aln層114。algan層112與gan層113的厚度均與現有技術相同。

該高電子遷移率晶體管中，algan層112與gan層113之間會形成現有技術所述的二維電子氣，且aln層114與gan層113之間會形成一個較薄的勢壘層，相比于二維電子氣與柵電極14底部之間的距離，勢壘層與柵電極14底部之間的距離更近一些，因此可以將該勢壘層作為溝道。aln層114的厚度就相當于柵電極底部與溝道之間的距離。

現有的高電子遷移率晶體管中，algan層是半導體有源層中的頂層，algan層的厚度就相當于柵電極底部與溝道之間的距離。

本實施例中，當aln層114的厚度小于algan層112的厚度時，相比于現有的高電子遷移率晶體管，柵電極14底部與溝道的距離更小。在使用該晶體管時，柵漏電就會更小。

圖2為本發明實施例一提供的另一種高電子遷移率晶體管的示意圖。

圖2所示的晶體管結構與圖1所示的晶體管結構不同之處在于：柵電極14的底部嵌入aln層中。這樣設置使得柵電極14與半導體有源層11形成肖特基接觸，從而使得柵電極14的正向導通門限電壓和正向壓降均顯著降低。并且能使柵電極14與溝道的距離更小。

圖3為本發明實施例一提供的又一種高電子遷移率晶體管的示意圖。

圖3所示的晶體管結構與圖1和圖2所示的晶體管結構不同之處在于：該晶體管還包括形成在第一接觸孔13中的柵絕緣層15，該柵絕緣層15位于柵電極14與aln層114之間，且柵絕緣層15的厚度與aln層114的厚度之和小于algan層的厚度。

aln層114中存在缺陷，雖然該缺陷濃度小于algan層112中的缺陷濃度，但是有缺陷存在也會導致柵電極漏電。通過在柵電極14與aln層114之間設置柵絕緣層，可以改善柵電極金屬和aln層114之間的界面態，從而減少缺陷對柵電極的影響，從而改善柵漏電。

另外，通過限制柵絕緣層15的厚度與aln層114的厚度之和小于algan層的厚度，可以避免增加柵絕緣層15后，柵電極14的底部與溝道間距離增加過多導致的柵漏電大于現有技術的情況。通常情況下，aln層114的厚度為11nm～17nm，柵絕緣層15的厚度為5nm～7nm，這兩者之和小于現有algan層的厚度(＞30nm)。

上述實施例中，柵絕緣層的材料可以為si3n4。以保證柵電極14與半導體有緣層之間的可靠絕緣以及更好地改善柵電極金屬和aln層114之間的界面態。

上述的高電子遷移率晶體管還包括穿過介質層12，且與半導體有源層11接觸的源電極16和漏電極17。

另外，本實施例中，如圖1～圖3所示，半導體有源層11還包括襯底111，襯底可以包括但不限于sic、si或者藍寶石。

本實施例提供的高電子遷移率晶體管中，半導體有源層包括自下而上依次形成algan層、gan層和aln層，在gan層和aln層之間會形成一個勢壘層，這個勢壘層用作該高電子遷移率晶體管的溝道，由于aln層的厚度小于algan層的厚度，使得第一接觸孔中柵電極的底部與溝道之間的距離減小， 同時由于aln層中的缺陷濃度小于algan層中的缺陷濃度，使得柵電極底部與溝道之間的缺陷顯著減小，從而顯著減小了柵極漏電，進而提升了高遷移率晶體管的性能。

實施例二

圖4為本發明實施例二提供的高電子遷移率晶體管的制作方法的流程圖。如圖4所示，該方法包括如下步驟。

步驟401、形成半導體有源層11。

具體地，如圖1～圖3所示，半導體有源層11包括自下而上依次形成algan層112、gan層113和aln層114，該aln層114的厚度小于該algan層112的厚度。

步驟402、在半導體有源層11上形成介質層12。

具體地，該介質層12的材料可以是si3n4。

步驟403、在介質層12上形成暴露半導體有源層11的第一接觸孔13。

步驟404、在第一接觸孔13中形成柵電極14。

本實施例提供的高電子遷移率晶體管的制作方法中，形成的半導體有源層包括自下而上依次形成algan層、gan層和aln層，在gan層和aln層之間會形成一個勢壘層，這個勢壘層用作該高電子遷移率晶體管的溝道，另外，由于aln層的厚度小于algan層的厚度，使得形成的第一接觸孔中柵電極的底部與溝道之間的距離減小，同時由于aln層中的缺陷濃度小于algan層中的缺陷濃度，使得柵電極底部與溝道之間的缺陷顯著減小，從而顯著減小了柵極漏電，進而提升了高遷移率晶體管的性能。

實施例三

圖5a～圖5h為本發明實施例三提供的高電子遷移率晶體管的制作方法中各步驟形成的結構示意圖。該方法用于制作圖2所示的高電子遷移率晶體管。如圖5a～圖5h所示，該方法包括如下步驟。

步驟501、形成半導體有源層11。

該步驟如圖5a所示，該半導體有源層11包括自下而上依次形成algan層、gan層和aln層，其中，aln層的厚度小于algan層的厚度。當然該半導 體有源層11還包括位于algan層112下方的襯底111。

步驟502、在半導體有源層11上形成介質層12。

該步驟如圖5b所示，該介質層12的材料可以是si3n4。

步驟503、利用光刻工藝對介質層12進行刻蝕，在介質層12上形成暴露半導體有源層11的第二接觸孔51和第三接觸孔52。

該步驟如圖5c所示，需要說明的是，此處的“第二”“第三”與下面實施例描述的“第一”僅是為了區別不同的接觸孔，并不代表各接觸孔的形成順序。其中的光刻工藝為現有技術，包括光刻膠涂覆、曝光、顯影、刻蝕、除膠等步驟，在此不再贅述。刻蝕步驟優選采用干法刻蝕。

步驟504、依次用氫氟酸、第一清洗液及第二清洗液對暴露的表面進行清洗。

具體地，第一清洗液包括氨水和雙氧水，第二清洗液包括鹽酸和雙氧水。用氫氟酸對暴露的表面進行清洗的目的是去除暴露的暴露表面的自然氧化膜，而附著在自然氧化膜上的金屬也被溶解到氫氟酸中，同時氫氟酸抑制了氧化膜的形成，此過程產生氟化氫和廢氫氟酸。包括氨水和雙氧水的第一清洗液通常被稱為sc1清洗液，它用來去除暴露表面的顆粒。包括鹽酸和雙氧水的第二清洗液通常被稱為sc2清洗液，它用來去除暴露表面的雜質粒子。

步驟505、在介質層12上形成第三金屬層53。

該步驟如圖5d所示，需要說明的是，此處的“第三”與下面實施例描述的“第一”、“第二”僅是為了區別不同的金屬層，并不代表各層的形成順序。該步驟可采用現有的磁控濺射鍍膜工藝。

步驟506、利用光刻工藝對第三金屬層53進行刻蝕，形成源電極16和漏電極17。

該步驟如圖5e所示，源電極16在第二接觸孔51中與半導體有源層11接觸，而漏電極17在第三接觸孔52中與半導體有源層11接觸。源電極16與半導體有源層11的接觸屬于歐姆接觸，源電極16選用不同的材料，接觸電阻的大小不同，從而對源電極16的導電性產生不同的影響。同樣地，漏電極17與半導體有源層11的接觸也屬于歐姆接觸，漏電極17選用不同的材料，接觸電阻的大小不同，從而對漏電極17的導電性產生不同的影響。

步驟507、在840℃的條件下，在n2氛圍內對已形成的源電極和漏電極退 火30秒。

退火操作的目的是使用于形成源電極16和漏電極17的金屬層形成合金，從而使導電性能進一步提升。

步驟508、利用光刻工藝對介質層12和部分半導體有源層11進行刻蝕，在介質層12上形成暴露半導體有源層11的第一接觸孔13。

該步驟如圖5f所示。

步驟509、在介質層12上形成第一金屬層54。

該步驟如圖5g所示，可采用現有的磁控濺射鍍膜工藝。

步驟510、利用光刻工藝對第一金屬層54進行刻蝕，形成柵電極14。

該步驟如圖5h所示，形成的柵電極14底部部分嵌入到半導體有源層中。

本實施例提供的高電子遷移率晶體管的制作方法中，形成的半導體有源層包括自下而上依次形成algan層、gan層和aln層，在gan層和aln層之間會形成一個勢壘層，這個勢壘層用作該高電子遷移率晶體管的溝道，由于aln層的厚度小于algan層的厚度，使得形成的第一接觸孔中柵電極的底部與溝道之間的距離減小，同時由于aln層中的缺陷濃度小于algan層中的缺陷濃度，使得柵電極底部與溝道之間的缺陷顯著減小，另外，形成的柵電極底部部分嵌入在半導體有源層中，使得柵電極底部更接近溝道，從而進一步減小了柵極漏電，并且進一步提升了高遷移率晶體管的性能。

實施例四

圖6a～圖6j為本發明實施例四提供的高電子遷移率晶體管的制作方法中各步驟形成的結構示意圖。該方法用于制作圖3所示的高電子遷移率晶體管。如圖6a～圖6j所示，該方法包括如下步驟。

步驟601、形成半導體有源層11。

該步驟如圖6a所示，該半導體有源層11包括自下而上依次形成algan層、gan層和aln層，其中，aln層的厚度小于algan層的厚度。當然該半導體有源層11還包括位于algan層112下方的襯底111。

步驟602、在半導體有源層11上形成介質層12。

該步驟如圖6b所示，該介質層12的材料可以是si3n4。

步驟603、利用光刻工藝對介質層12進行刻蝕，在介質層12上形成暴 露半導體有源層11的第二接觸孔61和第三接觸孔62。

該步驟如圖6c所示，需要說明的是，此處的“第二”“第三”與下面實施例描述的“第一”僅是為了區別不同的接觸孔，并不代表各接觸孔的形成順序。其中的光刻工藝為現有技術，包括光刻膠涂覆、曝光、顯影、刻蝕、除膠等步驟，在此不再贅述。刻蝕步驟優選采用干法刻蝕。

步驟604、依次用氫氟酸、第一清洗液及第二清洗液對暴露的表面進行清洗。

具體地，第一清洗液包括氨水和雙氧水，第二清洗液包括鹽酸和雙氧水。用氫氟酸對暴露的表面進行清洗的目的是去除暴露的暴露表面的自然氧化膜，而附著在自然氧化膜上的金屬也被溶解到氫氟酸中，同時氫氟酸抑制了氧化膜的形成，此過程產生氟化氫和廢氫氟酸。包括氨水和雙氧水的第一清洗液通常被稱為sc1清洗液，它用來去除暴露表面的顆粒。包括鹽酸和雙氧水的第二清洗液通常被稱為sc2清洗液，它用來去除暴露表面的雜質粒子。

步驟605、在介質層12上形成第三金屬層63。

該步驟如圖6d所示，需要說明的是，此處的“第三”與下面實施例描述的“第一”、“第二”僅是為了區別不同的金屬層，并不代表各層的形成順序。該步驟可采用現有的磁控濺射鍍膜工藝。

步驟606、利用光刻工藝對第三金屬層63進行刻蝕，形成源電極16和漏電極17。

該步驟如圖6e所示，源電極16在第二接觸孔51中與半導體有源層11接觸，而漏電極17在第三接觸孔52中與半導體有源層11接觸。源電極16與半導體有源層11的接觸屬于歐姆接觸，源電極16選用不同的材料，接觸電阻的大小不同，從而對源電極16的導電性產生不同的影響。同樣地，漏電極17與半導體有源層11的接觸也屬于歐姆接觸，漏電極17選用不同的材料，接觸電阻的大小不同，從而對漏電極17的導電性產生不同的影響。

步驟607、在840℃的條件下，在n2氛圍內對已形成的源電極16和漏電極17退火30秒。

退火操作的目的是使用于形成源電極16和漏電極17的金屬層形成合金，從而使導電性能進一步提升。

前述各步驟與實施例三中步驟501～步驟507相同。

步驟608、利用光刻工藝對介質層12進行刻蝕，在介質層上形成暴露半導體有源層的第一接觸孔13。

該步驟如圖6f所示。該步驟與實施例三中步驟508不同之處在于，沒有對半導體有源層11進行部分刻蝕。當然本實施例并不限于此，也可以如步驟508所述對半導體有源層11進行部分刻蝕，這樣在后續步驟中形成的柵絕緣層就會部分嵌入半導體有源層11中。

步驟609、在介質層12上形成絕緣材料層64。

該步驟如圖6g所示，形成的絕緣材料層64不僅覆蓋介質層12，也覆蓋了形成在介質層12中的源電極16和漏電極17。

步驟610、利用光刻工藝去除第一接觸孔13外的絕緣材料層64。

該步驟如圖6h所示，該步驟完成后，剩余的絕緣材料層64就是位于第一接觸孔13中的柵絕緣層15。

步驟611、在介質層12和柵絕緣層15上形成第二金屬層65。

該步驟如圖6i所示，該步驟可采用現有的磁控濺射鍍膜工藝。

步驟612、利用光刻工藝對第二金屬層65進行刻蝕，形成柵電極14。

該步驟如圖6j所示。

本實施例提供的高電子遷移率晶體管的制作方法中，形成的半導體有源層包括自下而上依次形成algan層、gan層和aln層，在gan層和aln層之間會形成一個勢壘層，這個勢壘層用作該高電子遷移率晶體管的溝道，由于形成的柵絕緣層的厚度與aln層的厚度之和小于algan層的厚度，使得形成的第一接觸孔中柵電極的底部與溝道之間的距離減小，同時由于aln層中的缺陷濃度小于algan層中的缺陷濃度，使得柵電極底部與溝道之間的缺陷顯著減小，減小了柵漏電，另外，當形成的柵絕緣層部分嵌入在半導體有源層中時，柵電極底部可以更接近溝道，從而能進一步減小柵極漏電，并且能進一步提升高遷移率晶體管的性能。

最后應說明的是：以上實施例僅用以說明本發明的技術方案，而非對其限制；盡管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的范圍。