一種半導體超結功率器件的制作方法

本發明屬于半導體功率器件技術領域，特別是涉及一種半導體超結功率器件。

背景技術：

超結功率器件是基于電荷平衡技術，可以降低導通電阻和寄生電容，使得超結功率器件具有極快的開關特性，可以降低開關損耗，實現更高的功率轉換效率。如圖1所示，公知的超結功率器件包括元胞區和終端區，元胞區用于獲得低導通電阻，終端區用于獲得高耐壓。器件的終端區根據產品的具體要求，其柱狀摻雜區102的個數不同，主要用于不同產品的耐壓要求。器件的元胞區包括襯底外延層101的漏區100和用于與襯底外延層101雜質形成電荷平衡的多個垂直平行的柱狀摻雜區102，柱狀摻雜區102的寬度以及相鄰柱狀摻雜區的間距都是相等的，用以實現電荷平衡；在柱狀摻雜區102的頂部設有體區103，體區103超出相對應的柱狀摻雜區102兩側并延伸至襯底外延層101內；在體區103的內部兩側分別設有源區106；在體區103和襯底外延層101之上設有柵氧化層104和柵極105，柵氧化層104和柵極105向兩側延伸至相鄰的源區104的上部，由此每個柵極105可以同時控制兩個溝道區的開啟或者關斷。

超結功率器件在開啟和關斷過程中，米勒電容(crss)及其所對應的柵漏電容(cgd)對超結功率器件的開關過程起到重要的作用。在公知的超結功率器件在開啟和關斷時，柵漏電容(cgd)會發生突變，如圖2所示，這使得超結功率器件的電學性能也發生突變。

為了克服現有技術的不足，中國專利申請201510217569.8提出了“一種柵漏電容緩變的超結功率器件及其制造方法”，該方案采用的體區具有兩種或兩種以上不相等的寬度，使得相鄰的體區之間具有兩種或兩種以上不相等的間距，能夠把超結功率器件在開啟或關斷時的柵漏電容突變分攤到多個電壓節點，從而降低由柵漏電容突變引起的電磁干擾。但該方案對超結功率器件的柵極震蕩的改善還不夠明顯。

技術實現要素：

本發明的目的是為克服現有技術的不足而提供一種半導體超結功率器件，本發明的超結功率器件的元胞區內采用不相等間距的柱狀摻雜區結構和不同寬度的體區結構，能夠進一步把超結功率器件在開啟或關斷時的柵漏電容突變速度降低，從而減少超結功率器件的柵極震蕩。

根據本發明提出的一種半導體超結功率器件，包括終端區和元胞區，所述元胞區包括襯底外延層內的漏區、jfet區和多個垂直平行的柱狀摻雜區，所述柱狀摻雜區的頂部分別設有體區，所述體區內設有源區,所述體區和jfet區之上設有柵氧化層，所述柵氧化層之上設有柵極,其特征在于，所述相鄰的柱狀摻雜區之間設有兩種或兩種以上不同寬度的間距，并且所述體區設有兩種或兩種以上的不同寬度。

進一步優選的，本發明的一種半導體超結功率器件，所述柵極是覆蓋溝道區和所述jfet區的全柵柵極。

進一步優選的，本發明的一種半導體超結功率器件，所述柵極是覆蓋并超出溝道區且在所述jfet區之上斷開的分柵柵極。

進一步優選的，本發明的一種半導體超結功率器件，在所述jfet區之上的柵極與柵氧化層之間設有場氧化層，該場氧化層的厚度是所述柵氧化層厚度的2～10倍。

進一步優選的，本發明上述的一種半導體超結功率器件及優選方案，所述相鄰的柱狀摻雜區之間的間距依次設為：a、a+1b、a、a+1b、a、…；或者依次設為：a、a+1b、…、a+nb、a+(n-1)b、…、a、a+1b、…、a+nb、a+(n-1)b、…、a、…，或者依次設為：a、a、…、a+1b、a+1b、…、a+nb、a+nb、…、a+(n-1)b、a+(n-1)b、…、a、a、…，其中：n≥2。

進一步優選的，本發明上述的一種半導體超結功率器件及優選方案，所述體區的寬度組合依次設為：c、c+1d、c、c+1d、c、…；或者依次設為：c、c+1d、…、c+nd、c+(n-1)d、…、c、c+1d、…、c+nd、c+(n-1)d、…、c、…；或者依次設為：c、c、…、c+1d、c+1d、…、c+nd、c+nd、…、c+(n-1)d、c+(n-1)d、…、c、c、…，其中：n≥2。

進一步優選的，本發明上述的一種半導體超結功率器件及優選方案，所述襯底外延層、漏區和源區分別具有第一摻雜類型，所述柱狀摻雜區和體區分別具有第二摻雜類型。

進一步優選的，本發明上述的一種半導體超結功率器件及優選方案，所述第一摻雜類型為n型摻雜，所述第二摻雜類型為p型摻雜；或者所述第一摻雜類型為p型摻雜，所述第二摻雜類型為n型摻雜。

本發明與現有技術相比其顯著優點在于：

第一，在本發明的一種半導體超結功率器件的元胞區內，采用不相等間距的柱狀摻雜區結構和不同寬度的體區結構的協同作用，可以在超結功率器件中引入更多的緩變，把超結功率器件在開啟或關斷時的柵漏電容突變分攤到多個電壓節點，降低柵漏電容的突變，使柵漏電容突變變得更加平滑，從而降低因柵漏電容突變而引起的柵極震蕩。

第二，本發明的一種半導體超結功率器件可以在柵極與襯底外延層之間設置場氧化層或者采用分柵結構的柵極，用以降低柵漏電容并進一步降低柵極震蕩。

附圖說明

圖1是公知的一種半導體超結功率器件的剖面結構示意圖。

圖2是公知的一種半導體超結功率器件在開啟和關斷時的柵漏電容曲線的示意圖。

圖3是本發明提出的一種半導體超結功率器件結構的第一個實施例的剖面結構示意圖。

圖4是本發明提出的一種半導體超結功率器件結構的第二個實施例的剖面結構示意圖。

圖5是本發明提出的一種半導體超結功率器件結構的第三個實施例的剖面結構示意圖。

圖6是本發明提出的一種半導體超結功率器件在開啟和關斷時的柵極電容(cgd)變化曲線的示意圖。

圖7是本發明的一種半導體超結功率器件與現有技術的半導體超結功率器件的開關波形對比示意圖。

具體實施方式

下面結合附圖和實施例對本發明的具體實施方式作進一步詳細的說明。

為清楚地說明本發明的具體實施方式，說明書附圖中所列示意圖，放大了本發明所述的層和區域的厚度，且所列圖形大小并不代表實際尺寸；說明書附圖是示意性的，不應限定本發明的范圍。說明書中所列實施例不應僅限于說明書附圖中所示區域的特定形狀，而是包括所得到的形狀如制造引起的偏差等，如刻蝕得到的曲線通常具有彎曲或圓潤的特點，在本發明實施例中均以矩形表示。

本發明提出的一種半導體超結功率器件結構的包括元胞區和終端區，元胞區用于獲得低導通電阻，終端區用于獲得高耐壓。終端區是現有半導體超結功率器件中的通用結構，根據不同產品的要求有不同的設計結構，在本發明實施列中不再展示和描述半導體超結功率器件的終端區的具體結構。

圖3是本發明提出的一種半導體超結功率器件結構的第一個實施例的剖面結構示意圖，圖3中示出了本發明的半導體超結功率器件的元胞區的剖面結構，本發明的一種半導體超結功率器件的元胞區包括：第一摻雜類型的襯底外延層201和襯底外延層201底部的第一摻雜類型的漏區200；襯底外延層201的材質優選為硅，但不局限于為硅。襯底外延層201的內部設有凹陷在襯底外延層201內的用于與襯底外延層201雜質形成電荷平衡的多個相互平行的第二摻雜類型的柱狀摻雜區202(本實施例中僅示出了3個柱狀摻雜區202，其數量多少可根據具體產品設計要求確定)。

相鄰的柱狀摻雜區202之間設有兩種或兩種以上不同的間距，在本實施例中示出了兩種不同的間距aa1和aa2。優選的，相鄰的柱狀摻雜區202之間的間距依次設為：a、a+1b、a、a+1b、a、…；或者依次設為：a、a+1b、…、a+nb、a+(n-1)b、…、a、a+1b、…、a+nb、a+(n-1)b、…、a、…，或者依次設為：a、a、…、a+1b、a+1b、…、a+nb、a+nb、…、a+(n-1)b、a+(n-1)b、…、a、a、…，其中：n≥2；a為相鄰柱狀摻雜區的基本間距尺寸；b為相鄰柱狀摻雜區的變化的間距尺寸，n、a、b的具體數值依據具體產品設計要求確定。本發明的柱狀摻雜區202的寬度可以相同，或者也可以設有至少兩種不同的寬度。

在每個柱狀摻雜區202的頂部分別設有第二摻雜類型的體區203，且每個體區203超出相對應的柱狀摻雜區202兩側并延伸至襯底外延層201的內部。本發明的體區203設有兩種或兩種以上的不同寬度，優選的，本發明的體區203的寬度組合可以依次設為：c、c+1d、c、c+1d、c、…；或者依次設為：c、c+1d、…、c+nd、c+(n-1)d、…、c、c+1d、…、c+nd、c+(n-1)d、…、c、…；或者依次設為：c、c、…、c+1d、c+1d、…、c+nd、c+nd、…、c+(n-1)d、c+(n-1)d、…、c、c、…，其中：n≥2；c為體區的基本寬度；d為體區的變化的寬度，n、c、d的具體數值依據具體產品設計要求確定。通過設置柱狀摻雜區202之間的間距以及體區203不同寬度，可以使得相鄰體區203之間的間距相等或不相等，變間距的體區結構可以引入更多的緩變，使柵漏電容突變變得更加平滑。

在相鄰的體區203之間的襯底外延層部分是器件的jfet區500，jfet區500是器件內寄生的結型場效應管區域。

在每個體區203的內部分別設有第一摻雜類型的源區206，在體區203和jfet區之上還設有柵氧化層204，在柵氧化層204之上設有柵極205，本實施列中，柵極完全覆蓋jfet區500之上的柵氧化層204，為全柵結構的柵極。

在本發明的半導體超結功率器件中，柵極之間由絕緣介質層隔離，在所述絕緣介質層的內部還設有接觸孔，該接觸孔內填充有金屬層，該金屬層應覆蓋柵極并且同時與體區203和源區206形成歐姆接觸。凡現有技術中的通用結構，在本發明實施列中不再進行示意和詳細描述。

本發明的所述第一摻雜類型和第二摻雜類型為相反的摻雜類型，即若所述第一摻雜類型為n型摻雜，則所述第二摻雜類型為p型摻雜；若所述第一摻雜類型為p型摻雜，則所述第二摻雜類型為n型摻雜。

圖4是本發明提出的一種半導體超結功率器件結構的第二個實施例的剖面結構示意圖，與圖3所示的半導體超結功率器件相比較，本發明的一種半導體超結功率器件，還可以在jfet區500之上設置位于柵極205和柵氧化層204之間的場氧化層300，用以降低柵漏電容，從而降低器件在開啟和關斷時的柵漏電容突變。優選的，場氧化層300的厚度是所述柵氧化層204厚度的2倍至10倍。

圖5是本發明提出的一種半導體超結功率器件結構的第三個實施例的剖面結構示意圖，與圖3所示的半導體超結功率器件相比較，本發明的一種半導體超結功率器件，柵極205還可以覆蓋溝道區(溝道區是器件在工作時在體區內形成的反型層，圖中未示出)并超出覆蓋溝道區來確保對溝道區的全覆蓋,在jfet區500之上斷開形成分柵結構的柵極205，分柵結構的柵極205也可以降低柵漏電容，從而降低器件在開啟和關斷時的柵漏電容突變。

圖6是本發明提出的一種半導體超結功率器件在開啟和關斷時的柵極電容(cgd)變化曲線的示意圖。由圖6可知，本發明的一種半導體超結功率器件能夠在開啟和關斷時把柵漏電容突變分攤到多個電壓節點，進而能夠降低由柵漏電容突變引起的柵極震蕩。

圖7是本發明的一種半導體超結功率器件與現有技術的半導體超結功率器件的開關波形對比示意圖，由圖7可知，本發明的一種半導體超結功率器件在開關時的vds過沖明顯減小。

本發明的具體實施方式中凡未涉到的說明屬于本領域的公知技術，可參考公知技術加以實施。

以上具體實施方式及實施例是對本發明提出的一種半導體超結功率器件技術思想的具體支持，不能以此限定本發明的保護范圍，凡是按照本發明提出的技術思想，在本技術方案基礎上所做的任何等同變化或等效的改動，均仍屬于本發明技術方案保護的范圍。