多閾值電壓場效應晶體管及其制造方法與流程

本發明涉及包括多閾值電壓(V_t)晶體管的場效應晶體管(FET)結構以及制造該FET結構的方法。

背景技術：

多閾值電壓IC器件通常被用在半導體集成電路(IC)工業中來優化延遲或功率。多閾值電壓IC器件可以包括多個不同的器件，每一個都具有不同的閾值電壓(即，工作電壓)。例如，多閾值電壓IC器件可以包括低閾值電壓器件和高閾值電壓器件。實現不同閾值電壓器件的一種方法包括溝道和暈環注入優化。這實施重注入來實現更大的閾值電壓器件，并且分離用于每一個期望的閾值電壓的掩模。注意到，更重的注入工藝可以引起遷移率劣化和結泄露電流，并且針對每個期望的閾值電壓使用獨立的掩模導致不必要的成本。例如，帶間隧穿電流在重注入下是較高的，使得增加了OFF電流。載流子遷移率劣化降低了ON電流。

與溝道/暈環注入優化結合使用的另一種方法包括放大較大閾值電壓器件的溝道長度。然而，隨著技術節點持續減小，功能密度(即，每芯片面積的互連器件的數量)通常增加而幾何尺寸(即，可使用制造工藝創建的最小部件(或線))減小。增大溝道長度以容納較大閾值電壓器件由此消耗了寶貴的IC器件空間，限制了可在單個芯片上制造的器件的數量。此外，較大的溝道長度減小了ON電流并增加電容，因此降低了器件操作的速度。

因此，盡管用于制造多閾值電壓器件的現有方法通常足以滿足它們的預期目的，但它們不能在所有方面都符合要求。

技術實現要素：

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種FET結構，包括：第一導電類型的晶體管，包括：襯底，具有第二導電類型的區域；第一導電類型的源極和漏極；溝道，位于所述第一導電類型的源極和漏極之間，包括第一導電類型的摻雜物；以及柵極，位于所述溝道上方，包括第二導電類型的功函設置層。

根據本發明的另一方面，提供了一種設置用于FET結構的多閾值電壓的方法，包括：形成第一導電類型的低閾值電壓(V_t)晶體管，包括：利用第一導電類型的摻雜物注入所述第一導電類型的低V_t晶體管的溝道；以及沉積第二導電類型的功函設置層，以覆蓋所述第一導電類型的低V_t晶體管的溝道。

根據本發明的又一方面，提供了一種用于制造具有多閾值電壓的FET的方法，包括：從第一掩模中暴露第一導電類型的第一晶體管的溝道和第二導電類型的第一晶體管的溝道；以基本相同的注入劑量，利用第一導電類型的摻雜物摻雜所述第一導電類型的第一晶體管的溝道和所述第二導電類型的第一晶體管的溝道；從第二掩模中暴露第一導電類型的第二晶體管的溝道和第二導電類型的第二晶體管的溝道；以基本相同的注入劑量，利用第二導電類型的摻雜物摻雜所述第一導電類型的第二晶體管的溝道和所述第二導電類型的第二晶體管的溝道；以及在所述第一導電類型的第一晶體管和所述第二導電類型的第一晶體管上方沉積第二導電類型的功函設置層。

附圖說明

當閱讀附圖時，根據以下詳細的描述來更好地理解本發明的各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1是根據本發明的一些實施例的FinFET結構的立體圖；

圖2A是根據本發明的一些實施例的沿著圖1中的線AA’所截取的FinFET結構的截面圖；

圖2B是根據本發明的一些實施例的沿著圖1中的線BB’所截取的FinFET結構的截面圖；

圖3A是根據本發明的一些實施例的沿著圖1中的線AA’所截取的FinFET結構的截面圖；

圖3B是根據本發明的一些實施例的沿著圖1中的線BB’所截取的FinFET結構的截面圖；

圖4是根據本發明的一些實施例的沿著圖1中的線BB’所截取的多閾值電壓(V_t)FinFET結構的截面圖；

圖5是根據本發明的一些實施例的用于閾值電壓注入的導電類型以及用于多閾值電壓(V_t)FinFET結構的功函設置層的導電類型的擴展表；

圖6是根據本發明的一些實施例的具有調整的閾值電壓的納米線FET的立體圖；

圖7示出了根據本發明的一些實施例的具有不同閾值電壓的圖6中的納米線FET的溝道區域的截面圖；

圖8示出了根據本發明的一些實施例的具有調整的閾值電壓的全耗盡絕緣體上硅(FD-SOI)FET的截面圖；

圖9示出了根據本發明一些實施例的具有不同閾值電壓的圖8中的FD-SOI FET的截面圖；

圖10至圖14示出了根據本發明的一些實施例的FinFET的后柵極操作的部分截面圖；以及

圖15至圖21示出了根據本發明的一些實施例的通過兩個注入操作和兩個功函設置層沉積操作形成具有N-uLVT、N-LVT、N-SVT、N-HVT、P-uLVT、P-LVT、P-SVT、P-HVT晶體管的多閾值電壓FinFET結構的部分截面圖。

具體實施方式

旨在結合作為整個說明書一部分的附圖來閱讀所示實施例的描述。在本文公開的實施例的描述中，任何參考方向或定向僅僅是為了容易描述而不以任何方式限制本發明的范圍。諸如“下部”、“上部”、“水平”、 “垂直”、“上方”、“下方”、“向上”、“向下”、“頂部”和“底部”以及它們的衍生詞(例如，“水平地”、“向下地”、“向上地”等)的相對術語應該理解為參照它們被描述或者在圖中所述的定向。這些相對術語僅是為了便于描述而不要求裝置以特定定向來構造或操作。除非另有明確指定，否則諸如“附接”、“固定”、“連接”和“互連”的術語表示結構相互直接或通過中間結構間接固定或附接的關系、以及可移動或剛性附接關系。此外，通過優選實施例示出本發明的特征和優勢。因此，本發明不應限制于這些優選實施例，這些優選實施例示出可以單獨或者其他特征組合存在的一些可能的特征的非限制組合；本發明的范圍通過權利要求進行限定。

在附圖中，類似的參考標號在各個附圖中用于表示相同或相似的元件，并且示出和描述本發明的所示實施例。附圖沒有必要按比例繪制，并且在一些情況下，僅為了說明的目的放大和/或簡化附圖。本領域技術人員可以基于本發明的以下所示實施例理解本發明的許多可能的應用和變化。

用于制造具有不同閾值電壓特性的器件的當前方法單獨地或結合放大器件的溝道(或柵極)長度利用溝道和暈環注入優化。例如，通過重注入器件溝道/暈環袋并放大其柵極長度來實現高閾值電壓器件。重注入工藝可以引起結泄露和/或遷移率劣化。隨著器件技術節點持續縮小，放大器件的柵極/溝道長度消耗寶貴的器件區域。此外，當前方法成本較高，這歸因于使用針對具有不同閾值電壓特性的每個器件的溝道/暈環注入的獨立掩模。

鑒于以上所述，具體地，用于閾值電壓調整的摻雜(例如，離子注入和熱退火)在薄基體FET(thin-body FET)(例如，FinFET、納米線FET、全耗盡SOI上的FET)中通常是無效的，這增加了在薄基體FET設置中獲取適當的多閾值電壓FET結構的難度。

多閾值電壓(V_T)需要在集成電路中實現更好的功率效率。傳統地，通常通過使用兩個或多個金屬柵極以及兩個至四個閾值電壓注入來實施多閾值電壓FET結構。整個工藝要求多個掩模、光刻和沉積、蝕刻和注入步驟，例如，這增加了最終的薄基體FET產品的成本。此外，用于物聯網(IOT)市場的超低功率(ULP)應用需要非常低的生產成本。因此，在本發明中， 提出了僅使用兩個金屬柵極和兩個閾值注入的多閾值電壓方案的有效實施方式。本發明的多閾值電壓FET在降低薄基體FET技術的成本方面是有利的。

本發明提供了多V_T結構以及制造多V_T結構的方法，其中多V_T結構包括分別為第一導電類型和第二導電類型的超低V_T(uLVT)晶體管、低V_T(LVT)晶體管、標準V_T(SVT)晶體管和高V_T(HVT)晶體管。僅兩個功函設置層和兩個閾值電壓注入被用于實施前述的第一導電類型和第二導電類型的uLVT、LVT、SVT和HVT晶體管。換句話說，可以使用兩個功函材料沉積和兩個注入操作來形成具有不同閾值電壓的總共8個晶體管。

本發明的多V_T結構還提供了uLVT和HVT晶體管而不具有任何閾值注入，因此受益于由降低的雜質散射而引起的較高載流子遷移率。這轉而提供了更好的ON電流，因此提供更好的ON/OFF電流比。在本文公開的uLVT和HVT晶體管中可以實現由注入損傷所引起的較少的陷阱生成，由此可以獲得降低的陷阱輔助隧穿和帶間隧穿(BTBT)電流。在本發明所公開的uLVT和HVT晶體管中還可以獲取柵極引發漏極泄露(GIDL)電流的非常低的值(例如小于1nA/μm)、較低的漏極-襯底BTBT電流以及較低的OFF電流。

參照圖1，示出了金屬柵極(MG)FinFET結構100的立體圖。兩個半導體鰭103位于襯底101上并且通過淺溝槽隔離件105分離。半導體鰭103可以由硅、硅鍺、鍺或其他適當的半導體材料形成。金屬柵極109位于半導體鰭103的頂面103A和側壁103B上方。晶體管的溝道(未示出)沿著半導體鰭的頂面103A和側壁103B進行限定并且在半導體鰭103的源極(S)和漏極(D)之間延伸。在圖1中，半導體鰭103沿著Y方向延伸，而柵極109沿著X方向延伸。在隨后的附圖中，示出了沿著線AA’和線BB’所截取的截面圖。線AA’沿著半導體鰭103進行截取并垂直于設置于其上的金屬柵極109，因此如圖2A和圖3A所示，可以觀察到半導體鰭103中的源極/漏極(部分地)以及金屬柵極109位于頂面103A上方的一部分的截面。線BB’沿著金屬柵極109進行截取并且垂直于半導體鰭103，因此如圖2B和圖3B所示，可以觀察到半導體鰭103和金屬柵極109的環繞部件的 截面。ILD 107在半導體鰭103的源極(S)和漏極(D)部分處設置在頂面103A和側壁103B上方。

在本實施例中，襯底101是包括硅的p型半導體襯底(P襯底)或n型半導體襯底(N襯底)。可選地，襯底101包括：另一元素半導體，諸如Ge、SiGe、SiGeSn、SiC、GeSn等)；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaASP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP或它們的組合。在又一可選實施例中，襯底101是絕緣體上半導體(SOI)。在其他可選實施例中，半導體襯底101可以包括摻雜外延層、梯度半導體層和/或上覆不同類型的半導體層的另一半導體層(諸如硅鍺層上的硅層)。襯底101可以包括摻雜區域，諸如p阱、n阱或它們的組合。

ILD 107可形成在襯底101上方。ILD 107包括介電材料，諸如氧化硅、氮化硅、氮氧化硅、TEOS形成氧化物、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、低k介電材料、其他適當的介電材料和/或它們的組合。示例性低k介電材料包括摻氟硅玻璃(FSG)、摻碳氧化硅、Black (加利福利亞圣克拉拉的Applied Materials)、干凝膠、氣凝膠、非晶氟化碳、聚對二甲苯高、BCB(二-苯并環丁烯)、SiLK(密歇根中部的Dow Chemical)、聚酰亞胺、其他適當材料和/或它們的組合。ILD層可以包括具有多種介電材料的多層結構。

參照圖2A和圖2B，示出了MG FinFET結構的兩個截面圖。圖2A和圖2B所示截面與圖1的立體圖的關系在先前段落中進行了說明并且這里不再進行重復。圖2A、圖2B中與圖1所示的元件具有相同參考標號的元件用于表示相同的材料結構，并且為了簡化不再進行重復。圖2A和圖2B示出了通過調整溝道注入和功函設置層具有調整閾值電壓的FinFET。溝道長度沿著半導體鰭103的頂面103A進行限定并且在半導體鰭103中的源極(S)和漏極(D)之間延伸。圖2A和圖2B中的FinFET是第一導電類型的晶體管。通過蝕刻塊狀半導體襯底101并具有第二導電類型來形成半導體鰭103。不管塊狀半導體襯底101的導電類型如何，例如，都可以通過阱注入操作來形成相對導電類型的區域。在一些實施例中，如圖2A和圖 2B所示，半導體鰭103具有與FInFET的少數載流子相反的第二導電類型。源極/漏極設置在溝道113兩側，并且在一些實施例中，在金屬柵極109的側壁間隔件109’下方稍微重疊(在圖2A中未示出)。盡管在圖2A和圖2B中未示出，但應該理解，由于可以作為再生長源極/漏極技術相對于FinFET技術在現有技術范圍內，所以在本實施例中實施提升的源極/漏極。

溝道113設置在源極/漏極之間并且摻雜有第一導電類型的摻雜物。由于FinFET是一個薄基體FET，因此摻雜溝道可以被識別為小于約50nm的厚度T，從半導體鰭103的頂面103A開始測量該厚度。在一些實施例中，溝道113中的第一導電類型的摻雜物的濃度大于約1E15/cm³以實現有效的閾值電壓調整結果。金屬柵極109位于溝道113上方并且具有被配置為考慮溝道摻雜物的導電類型以及摻雜物濃度設置特定功函的功函設置層109A。在一些實施例中，柵極電介質109B可以位于溝道113和功函設置層109A之間。參照圖2B，具有第一導電類型注入的溝道113分別位于半導體鰭103的頂面103A和側壁103B下方，該溝道的厚度小于約50nm。

例如，如果第一導電類型為N型且第二導電類型為P型，則圖2A和圖2B的多閾值電壓FinFET表示具有N摻雜溝道和P功函設置層的NMOSFET。注意，在本發明所提出的多閾值電壓FinFET中，摻雜溝道和功函設置層具有不同的導電類型。

參照圖3A和圖3B，示出了MG FinFET結構的兩個截面圖。圖3A和圖3B所示的截面圖與圖1中的立體圖的關系在先前段落中進行了說明，并且這里不再重復。圖3A、圖3B中與圖1、圖2A、圖2B具有相同參考標號的元件用于表示相同的材料結構，并且為了簡化不再重復。在圖3A和圖3B中，溝道113設置在源極/漏極之間并且摻雜有第二導電類型的摻雜物。

溝道113’設置在源極/漏極之間并且摻雜有第二導電類型的摻雜物。由于FinFET是一個薄基體FET，所以摻雜溝道可以被識別為半導體鰭103的頂面103A下方小于約50nm的厚度T’。在一些實施例中，溝道113中的第二導電類型的摻雜物的濃度大于約1E15/cm³以實現有效的閾值電壓調整結果。金屬柵極109位于溝道113’上方并具有第一導電類型的功函設置層109A’，該功函設置層被配置為考慮溝道摻雜物的導電類型以及摻雜物濃度 來設置特定功函。在一些實施例中，柵極電介質109B可以位于溝道113’和功函設置層109A’之間。注意，第二導電類型的功函設置層109A設置在第一導電類型的功函設置層109A’上方。用于圖3A的FinFET的有效功函接近第一導電類型的功函設置層109A’的有效功函。然而，在其他實施例中，通過附加操作去除第二導電類型的覆蓋功函設置層109A。參照圖3B，具有第二導電類型注入的溝道113分別位于半導體鰭103的頂面103A和側壁103B下方，具有小于約50nm的厚度。

例如，如果第一導電類型為N型且第二導電類型為P型，則圖3A和圖3B的多閾值電壓FinFET表示具有P摻雜溝道和N功函設置層的PMOSFET。注意，在本發明所提出的多閾值電壓FinFET中，摻雜溝道和功函設置層具有不同的導電類型。

在一些實施例中，圖2A和圖3A所示的金屬柵極109包括分別具有功函設置層109A和109A’的柵極堆疊件。柵極堆疊件包括具有不同導電類型的功函設置層。功函設置層包括n型功函材料或p型功函材料。n型功函材料包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適當的n型功函材料或它們的組合。p型功函材料包括TiN、TaN、Ru、Mo、Al、WN、其他適當的p型功函材料或它們的組合。功函值與功函設置層的材料組成相關聯，因此每個柵極堆疊件的功函設置層都被選擇以調整其功函值，使得在每個器件區域中實現期望的閾值電壓Vt。例如，在本實施例中，圖3A中的柵極堆疊件包括n型功函材料(其被選擇以實現用于P-FinFET器件的標準閾值電壓(STV))，以及圖2A中的柵極堆疊件包括p型功函材料(其被選擇以實現用于N-FinFET器件的標準閾值電壓(STV))。

在一些實施例中，P-FinFET器件和N-FinFET器件形成在同一襯底上。圖2A的N-FinFET中的功函設置層109A的功函大于圖3A的P-FinFET中的功函設置層109A’的功函。例如，功函設置層109A具有的功函比功函設置層109A’大5％。在一些實施例中，功函設置層109A包括P型功函材料，以及功函設置層109A’包括N型功函材料。在本發明中，功函設置層109A、109A’的功函均在大約3.8eV至大約5.5eV的范圍內。

參照圖4，示出了具有不同閾值電壓的8個FinFET的系列。在一些實施例中，在兩個注入操作和兩個功函設置層沉積操作下形成8個FinFET，將參照本發明的圖15A至圖21對其進行描述。例如，FinFET 401是不具有任何溝道注入而具有N功函設置層109A’的uLVT NFET。FinFET 402是具有P型雜質溝道注入且具有N功函設置層109A’的LVT NFET。P型雜質溝道注入可以施加諸如B、In和BF₂的III族元素。FinFET 403是具有N型雜質溝道注入且具有P功函設置層109A的SVT NFET，其中，與覆蓋N功函設置層109A’的位置相比較，該P功函設置層109A更接近溝道。FinFET404是不具有任何溝道注入且具有更接近溝道的P功函設置層109A的HVT NFET。FinFET 405是不具有任何溝道注入而具有更接近溝道的P功函設置層109A的uLVT PFET。FinFET 406是具有N型雜質溝道注入且具有更接近溝道的P功函設置層109A的LVT PFET。N型雜質溝道注入可施加諸如P和As的V族元素。FinFET 407是具有P型雜質溝道注入且具有N功函設置層109A’的SVT PFET。FinFET 408是不具有任何溝道注入而具有N功函設置層109A’的HVT PFET。

參照圖5，示出了用于閾值電壓注入的導電類型以及用于多閾值電壓(Vt)FET結構的功函設置層的導電類型的擴展表。WF-1表示第一導電類型的功函設置層。WF-2表示第二導電類型的功函設置層。在本發明中，第一導電類型的功函設置層的功函值小于第二導電類型的功函設置層的功函值。換句話說，第一導電類型的功函設置層可以由N功函材料組成，以及第二導電類型的功函設置層可以由P功函材料組成。然而，上述內容不用于限制本發明，只要WF-1的功函小于WF-2的功函，WF-1和WF-2可以由相同導電類型的功函材料制成。在一些實施例中，WF-1可以表示產生有效功函的材料的組合。材料的組合可以均勻混合或表示為各種材料層的堆疊。這同樣適用于WF-2。注意，對于具有uLVT和HVT的NMOS和PMOS來說，不應用溝道注入。對于NMOS來說，結合WF-1和P溝道注入以實現具有LVT的器件。結合WF-2和N溝道注入以實現具有SVT的器件。對于PMOS來說，結合WF-2和N溝道注入以實現具有LVT的器件。結合WF-1和P溝道注入以實現具有SVT的器件。當WF-1是N功函材料并且 WF-2是P功函材料時，具有LVT的NMOS和具有SVT的NMOS具有混合導電類型功函設置層和溝道注入。類似地，具有LVT的PMOS和具有SVT的PMOS具有混合導電類型功函設置層和溝道注入。

參照圖6，圖6是柵極全包圍(GAA)納米線溝道場效應晶體管(NW-FET)。NW-FET能夠使得部件縮放超過當前的平面互補金屬氧化物半導體(CMOS)技術。納米線溝道FET由于它們的靜電也受到關注，其可以優于傳統的FET器件。納米線溝道FET的制造可以包括生成納米線的集合并以期望的方法放置納米線(例如，自底向上方法)或可以包括各種光刻圖案化過程(例如，自頂向下方法)。如圖6所示，示出了納米線和源極/漏極的示意圖。納米線603連接源極/漏極區域并且被柵極電介質609B和柵極609所包圍。在圖7中進一步提供了沿著線CC’所截取的截面。例如，鄰近第一導電類型的納米線603的表面的溝道具有小于約50nm的厚度。

在圖7中，示出了具有不同閾值電壓的8個NW-FET的系列。在一些實施例中，在兩個注入操作和兩個功函設置層沉積操作下形成8個NW-FET。例如，NW-FET 701是不具有任何溝道注入而具有N功函設置層609A’的uLVT NFET。FinFET 702是具有P型雜質溝道注入613’且具有N功函設置層609A’的LVT NFET。FinFET 703是具有N型雜質溝道注入613且具有P功函設置層609A的SVT NFET，其中，與覆蓋N功函設置層609A’的位置相比較，該P功函設置層更接近溝道。FinFET 704是不具有任何溝道注入而具有更接近溝道的P功函設置層609A的HVT NFET。FinFET 705是不具有任何溝道注入而具有更接近溝道的P功函設置層609A的uLVT PFET。FinFET 706是具有N型雜質溝道注入613且具有更接近溝道的P功函設置層609A的LVT PFET。FinFET 707是具有P型雜質溝道注入613’且具有N功函設置層609A’的SVT PFET。FinFET 708是不具有任何溝道注入而具有N功函設置層609A’的HVT PFET。

除FinFET和NW-FET之外，具有平面幾何形狀的CMOS也可以利用本文描述的結構來實施以調整閾值電壓。可以通過為NMOS和PMOS器件附加地定制晶體管溝道材料以及它們的對應應力等級來提高用于增強 NMOS和PMOS器件的性能的傳統方法的功效。這對于先進的晶體管幾何形狀(諸如部分耗盡絕緣體上半導體(PDSOI)器件或全耗盡絕緣體上半導體(FDSOI)器件)來說尤其適用。全耗盡平面SOI器件作為傳統平面塊狀CMOS器件的可選方式尤其具有吸引力，因為利用薄Si薄和兩個柵極改進的柵極控制能夠積極擴展器件尺寸而在靜態泄露、短溝道效應或性能劣化方面沒有顯著的懲罰。FDSOI器件包括金屬柵電極以實現期望的閾值電壓Vt。

參照圖8，圖8是FDSOI場效應晶體管(FDSOI-FET)的截面圖。如圖8所示，隱埋氧化物層810設置在襯底801和耗盡體803之間。第一導電類型的溝道813鄰近耗盡體803的頂面。第二導電類型的功函設置層809A位于柵電極809B上方。在一些實施例中，第一導電類型的功函設置層809A’位于第二導電類型的功函設置層809A上方。例如，第一導電類型的溝道813具有小于約50nm的厚度。

在圖9中，示出了具有不同閾值電壓的8個FDSOI-FET的系列。在一些實施例中，在兩個注入操作和兩個功函設置層沉積操作下形成8個NW-FET。例如，FDSOI-FET 901是不具有任何溝道注入而具有N功函設置層809A’的uLVT NFET。FDSOI-FET 902是具有P型雜質溝道注入813’且具有N功函設置層809A’的LVT NFET。FDSOI-FET 903是具有N型雜質溝道注入813且具有P功函設置層809A的SVT NFET，其中，與覆蓋N功函設置層809A’的位置相比較，該P功函設置層更接近溝道)。FDSOI-FET904是不具有任何溝道注入而具有更接近溝道的P功函設置層809A的HVT NFET。FDSOI-FET 905是不具有任何溝道注入而具有更接近溝道的P功函設置層809A的uLVT PFET。FDSOI-FET 906是具有N型雜質溝道注入813且具有更接近溝道的P功函設置層809A的LVT PFET。FDSOI-FET 907是具有P型雜質溝道注入813’且具有N功函設置層809A’的SVT PFET。FDSOI-FET 908是不具有任何溝道注入而具有N功函設置層809A’的HVT PFET。

注意，在圖9中，隔離部件900形成在襯底801中以隔離各個區域，諸如FDSOI-FET 901和FDSOI-FET 902。隔離部件900還將FDSOI-FET 901 和FDSOI-FET 902與其他FDSOI-FET隔離開。隔離部件900使用諸如局部硅氧化(LOCOS)和/或淺溝槽隔離件(STI)的隔離技術來限定和電隔離各個區域。隔離部件900包括氧化硅、氮化硅、氮氧化硅、其他適當材料或它們的組合。通過任何適當的工藝來形成隔離部件900。作為一個實例，形成STI包括光刻工藝、在襯底中蝕刻溝槽(例如，通過使用干蝕刻和/或濕蝕刻)以及利用一種或多個介電材料填充溝槽(例如，通過使用化學氣相沉積工藝)。例如，填充溝槽可以具有多層結構，諸如利用氮化硅或氧化硅填充的熱氧化物襯里層。在另一實例中，可以使用諸如以下工藝序列來創建STI結構：生長襯墊氧化物、形成低壓化學氣相沉積(LPCVD)氮化物層、使用光刻膠和掩模圖案化STI開口、在襯底中蝕刻溝槽、任選地生長熱氧化物溝槽襯里層以改進溝槽界面、利用氧化物填充溝槽、使用化學機械拋光(CMP)處理來回蝕和平坦化以及使用氮化物剝離工藝來去除氮化硅。

圖10至圖14示出了在FinFE上實施的“后柵極”操作的部分截面圖。在其他實施例中，在本發明的制造工藝中實施“先柵極”操作。在一些實施例中，“后柵極”操作允許減少在形成柵極之后必須執行的隨后工藝的數量，包括高溫處理。

在圖10中，根據本發明的一些實施例，半導體鰭1001形成在半導體襯底(未示出)上方。犧牲介電層1003形成在半導體鰭1001上方。在一些實施例中，犧牲介電層1003是任選的。在一些實施例中，犧牲介電層1003包括通過熱或化學氣相沉積所形成的氧化物。在一些實施例中，犧牲介電層1003形成在單個晶圓室設備中。在其他實施例中，使用批量模式在熔爐中形成犧牲介電層1003。

在圖11中，偽柵極1005形成在犧牲介電層1003上方。在一些實施例中，通過物理氣相沉積、化學氣相沉積(CVD)或其他適當的沉積操作來形成偽柵極1005。在一些實施例中，可以在CVD操作中使用硅烷(SiH₄)、乙硅烷(Si₂H₆)或二-氯硅烷(SiCl₂H₄)以形成偽柵極1005。偽柵極1005可以包括大約至大約的范圍內的厚度。

參照圖11和圖12，在偽柵極1005上方圖案化硬掩模1006，并且圖案 被轉印到下面的偽柵極1005和任選的犧牲介電層1003。在一些實施例中，硬掩模層1006包括氮化硅、氮氧化硅、碳化硅和/或其他適當的介電材料，并且可以使用諸如化學氣相沉積(CVD)或物理氣相沉積(PVD或濺射)的方法來形成該硬掩模層。硬掩模層1006包括大約100和大約之間的厚度。在一些實施例中，在硬掩模層上形成抗反射涂層(ARC)以增強用于圖案化光刻膠層的光刻工藝。例如，圖案化光刻膠層(未示出)可以形成在硬掩模1006上。然后，硬掩模層1006的圖案通過干蝕刻、濕蝕刻或它們的組合轉印到偽柵極1001。

在圖13中，形成側壁間隔件1010、氮化物層1013和層間介電層(ILD)1009。應該理解，ILD 1009可以包括一種或多種介電材料和/或一個或多個介電層。前面參照圖1討論了用于ILD 1009的材料，這里為了簡化不再重復。在一些實施例中，通過化學機械拋光(CMP)工藝平坦化ILD 1009直到如圖13所示露出偽柵極1005的頂部。

在圖14中，執行柵極替代工藝。通過干蝕刻、濕蝕刻、干蝕刻和濕蝕刻的組合或者其他適當的工藝來去除偽柵極1005和犧牲介電層1003。在一些實施例中，在單步驟蝕刻工藝或多步驟蝕刻工藝中去除偽柵極1005和犧牲介電層1003。例如，第一濕蝕刻工藝用于去除偽柵極1005。第一濕蝕刻工藝可以包括暴露給含氫氧化物溶液(例如，氫氧化銨)、去離子水和/或其他適當的蝕刻溶液。第二濕蝕刻工藝用于去除犧牲介電層1003。第二濕蝕刻工藝包括暴露給緩沖HF溶液或緩沖氧化物蝕刻劑(BOE)。第二濕蝕刻工藝可以選擇性地去除犧牲介電層1003并停止于半導體鰭1001，從而在金屬柵極結構中形成溝槽1006。應該理解，其他蝕刻化學物也可以用于選擇性地去除犧牲介電層1003和偽柵極1005。

圖15至圖21示出了根據本發明的一些實施例的通過兩個注入操作和兩個功函設置層沉積操作形成具有N-uLVT 151、N-LVT 152、N-SVT 153、N-HVT 154、P-uLVT 155、P-LVT 156、P-SVT 157、P-HVT 158晶體管的多閾值電壓FinFET結構的部分截面圖。在圖15中，示出了沿著圖1的線BB’所截取的截面。在“后柵極”操作方案中，圖15示出了在圖14所示的柵極替換操作之后的部分截面。例如，在圖15中示出了在不同閾值電壓下 操作的總共8個FinFET。半導體鰭1503的底部與襯底1501連接，并且相鄰鰭通過部分填充在半導體鰭1503的下部之間的介電層1505相互隔離。

在圖16中，用于第一注入操作的第一掩模1601形成在半導體鰭1503上方，僅露出具有N-SVT 153(即，第一導電類型的第一晶體管)和P-LVT156(即，第二導電類型的第一晶體管)的FinFET。在一些實施例中，由于施加了基本相同的注入劑量，所以兩個露出的FinFET在具有第一導電類型的溝道處具有基本相同的摻雜物濃度。例如，N摻雜物在溝道處具有大于約1E15/cm³的摻雜濃度。在一些實施例中，對于當前的溝道注入操作來說，注入劑量大于約1E11/cm²。在圖17中，用于第二注入操作的第二掩模1602形成在半導體鰭1503上方，以僅露出具有N-LVT 152(即，第一導電類型的第二晶體管)和P-SVT(即，第二導電類型的第二晶體管)的FinFET。在一些實施例中，由于施加了基本相同的注入劑量，所以兩個露出的FinFET在具有第二導電類型的溝道處具有基本相同的摻雜物濃度。例如，P摻雜物在溝道處具有大于約1E15/cm³的摻雜濃度。在一些實施例中，對于當前的溝道注入操作來說，注入劑量大于約1E11/cm²。應該理解，可以以傾斜角來執行上面提到的溝道注入操作，以均勻地摻雜半導體鰭1503的頂面和側壁。在一些實施例中，形成摻雜物濃度大于約1E15/cm³的摻雜溝道可以要求低于100KeV的摻雜能量，其中，該摻雜溝道從半導體鰭1503的頂面到達半導體鰭1503的小于大約50nm的深度處。

在圖18中，在總共8個FinFET上方毯式沉積第二導電類型的功函設置層1801。功函設置層1801覆蓋第一導電類型的摻雜溝道(N-SVT 153、P-LVT 156)、第二導電類型(N-LVT 152、P-SVT 157)以及其他摻雜溝道(N-uLVT 151、N-HVT 154、P-uLVT 155、P-HVT 158，即第一導電類型的第三和第四晶體管、第二導電類型的第三和第四晶體管)。在圖19中，從N-uLVT 151、N-LVT 152、P-SVT 157和P-HVT 158(即，第一導電類型的第二和第三晶體管、第二導電類型的第二和第三晶體管)去除功函設置層1801。在圖20中，第一導電類型的功函設置層1802毯式沉積在總共8個FinFET上方，因此一些FinFET(N-SVT 153、N-HVT 154、P-uLVT 155、P-LVT 156)包括兩個功函設置層1801、1802。在一些實施例中，可以通 過附加蝕刻操作(未示出)從一些FinFET(例如，N-SVT 153、N-HVT 154、P-uLVT 155、P-LVT 156)去除隨后沉積的功函設置層1802。例如，每個功函設置層1801、1802都可以具有大約0.1nm至大約50nm的厚度，這取決于影響最終閾值電壓的各種設計因素。在圖21中，填充金屬210形成在總共8個FinFET上方，包括第一導電類型的第一至第四晶體管以及第二導電類型的第一至第四晶體管。

除了功函設置層1801、1802和填充金屬之外，柵極堆疊件可以包括其他材料層，諸如界面層、柵極介電層、高k柵極介電層、覆蓋層、粘合層、阻擋層、潤濕層、其他適當的層和/或它們的組合。通過沉積、光刻圖案化和蝕刻工藝來形成柵極堆疊件的功函設置層和其他材料層。沉積工藝包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠程等離子體CVD(RPCVD)、等離子增強CVD(PECVD)、鍍、其他適當的方法和/或它們的組合。光刻圖案化工藝包括光刻膠涂覆(例如，旋涂)、軟烘焙、掩模對齊、曝光、曝光后烘焙、顯影光刻膠、沖洗、干燥(例如，硬烘焙)、其他適當工藝和/或它們的組合。可選地，實施光刻曝光工藝或者通過其他適當方法(諸如無掩模光刻、電子束寫入或離子束寫入)來代替光刻曝光工藝。蝕刻工藝包括干蝕刻、濕蝕刻或其他蝕刻方法。

集成電路器件可以經受進一步的CMOS或MOS技術處理以形成本領域已知的各種部件。例如，還可以形成諸如硅化物區域的一個或多個接觸部件(未示出)。接觸部件可以耦合至源極和漏極。接觸部件包括硅化物材料，諸如硅化鎳(NiSi)、硅化鎳鉑(NiPtSi)、硅化鎳鉑鍺(NiPtGeSi)、硅化鎳鍺(NiGeSi)、硅化鐿(YbSi)、硅化鉑(PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他適當的導電材料和/或它們的組合。在一個實例中，通過硅化物(自對齊硅化物)工藝來形成接觸部件。

隨后的處理可進一步包括在襯底上方形成各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間介電層)，它們被配置為連接集成電路器件200的各種部件或結構。附加部件可以提供到達器件(包括形成的金屬柵極結構)的電互連。例如，多層互連包括垂直互連件(諸如傳統的通孔 或接觸件)和水平互連件(諸如金屬線)。各種互連部件可以實施包括銅、鎢和/或硅化物的各種導電材料。在一個實例中，鑲嵌和/或雙鑲嵌工藝用于形成銅相關多層互連結構。

本發明中提供的多閾值電壓FET可以在各種應用的任何便攜式IOT設備中實施，諸如媒體、環境監控、架構管理、能量管理、醫療和健康系統、建筑、工業和家庭監控和自動化、運輸、大規模部署等。

本發明提供了一種FET結構，包括第一導電類型的晶體管。晶體管包括：襯底，具有第二導電類型的區域；第一導電類型的源極和漏極；溝道，位于源極和漏極之間，包括第一導電類型的摻雜物；以及柵極，位于溝道上方，包括第二導電類型的功函設置層。

在該FET中，所述溝道從所述襯底的表面延伸到所述襯底的表面下方小于大約50nm的位置處。

在該FET中，所述溝道中的所述第一導電類型的摻雜物濃度大于約1E15/cm³。

該FET還包括第二導電類型的晶體管，包括：襯底，具有第一導電類型的區域；第二導電類型的源極和漏極；溝道，位于所述第二導電類型的源極和漏極之間，包括第二導電類型的摻雜物；以及柵極，位于所述溝道上方，包括第一導電類型的功函設置層。

在該FET中，所述第二導電類型的功函設置層的功函大于所述第一導電類型的功函設置層的功函。

在該FET中，所述第一導電類型的功函設置層的功函和所述第二導電類型的功函設置層的功函均在大約3.8eV至大約5.5eV的范圍內。

在該FET中，所述FET是FinFET。

在該FET中，所述FET被集成到物聯網(IOT)結構中。

本發明提供了一種設置用于FET結構的多閾值電壓的方法。該方法包括通過以下步驟形成第一導電類型的低閾值電壓(V_t)晶體管：利用第一導電類型的摻雜物注入第一導電類型的低V_t晶體管的溝道；以及沉積第二導電類型的功函設置層，以覆蓋第一導電類型的低V_t晶體管的溝道。

該設置用于FET結構的多閾值電壓的方法還包括：形成第二導電類型 的低V_t晶體管，包括：利用第二導電類型的摻雜物注入所述第二導電類型的低V_t晶體管的溝道；以及沉積第一導電類型的功函設置層，以覆蓋所述第二導電類型的低V_t晶體管的溝道。

在該設置用于FET結構的多閾值電壓的方法中，注入所述第一導電類型的低V_t晶體管的溝道包括：以低于100KeV的能量注入N型摻雜物。

在該設置用于FET結構的多閾值電壓的方法中，沉積所述第二導電類型的功函設置層包括：在所述第一導電類型的低V_t晶體管的溝道上方沉積厚度為大約0.1nm至大約50nm的金屬或半導體。

該設置用于FET結構的多閾值電壓的方法還包括：通過在所述第一導電類型的高V_t晶體管的溝道上方沉積第二導電類型的功函設置層來形成所述第一導電類型的高V_t晶體管。

該設置用于FET結構的多閾值電壓的方法還包括：通過在所述第二導電類型的高V_t晶體管的溝道上方沉積所述第一導電類型的功函設置層來形成所述第二導電類型的高V_t晶體管。

本發明提供了一種用于制造具有多閾值電壓的FET的方法。該方法包括：從第一掩模中暴露第一導電類型的第一晶體管的溝道和第二導電類型的第一晶體管的溝道；以基本相同的注入劑量，利用第一導電類型的摻雜物摻雜第一導電類型的第一晶體管的溝道和第二導電類型的第一晶體管的溝道；從第二掩模中暴露第一導電類型的第二晶體管的溝道和第二導電類型的第二晶體管的溝道；以基本相同的注入劑量，利用第二導電類型的摻雜物摻雜第一導電類型的第二晶體管的溝道和第二導電類型的第二晶體管的溝道；以及在第一導電類型的第一晶體管和第二導電類型的第一晶體管上方沉積第二導電類型的功函設置層。

該用于制造具有多閾值電壓的FET還包括：從所述第一導電類型的第二晶體管和第一導電類型的第三晶體管以及從所述第二導電類型的第二晶體管和第二導電類型的第三晶體管去除所述第二導電類型的功函設置層；以及在所述第一導電類型的第二晶體管和第三晶體管以及所述第二導電類型的第二晶體管和第三晶體管上方沉積第一導電類型的功函設置層。

該用于制造具有多閾值電壓的FET的方法還包括：在從所述第一掩模 暴露所述第一導電類型的第一晶體管的溝道和所述第二導電類型的第一晶體管的溝道之前形成多個鰭。

在該用于制造具有多閾值電壓的FET的方法中，摻雜所述第一導電類型的第一晶體管的溝道和所述第二導電類型的第一晶體管的溝道包括執行低于100KeV的注入操作。

該用于制造具有多閾值電壓的FET的方法還包括：在所述第一導電類型的第一晶體管、所述第一導電類型的第二晶體管和所述第一導電類型的第三晶體管以及所述第二導電類型的第一晶體管、所述第二導電類型的第二晶體管和所述第二導電類型的第三晶體管上方沉積填充金屬。

該用于制造具有多閾值電壓的FET的方法還包括：從所述第一導電類型的第一晶體管的溝道區域上方以及從所述第二導電類型的第一晶體管的溝道區域上方去除偽柵極。

盡管詳細描述了本發明及其優勢，但應該理解，在不背離由所附權利要求限定的本發明的精神和范圍的情況下可以進行各種改變、替換和修改。例如，可以在不同的方法中實施上述許多工藝或者可以用其他工藝或它們的組合來代替上述許多工藝。

此外，本申請的范圍不限于說明書中描述的工藝、機器、制造、物質組成、裝置、方法和步驟的特定實施例。本領域技術人員應該根據本發明的公開容易理解現有或稍后開發的、執行與根據本發明描述的實施例基本相同的功能或實現基本相同結果的工藝、機器、制造、物質組成、裝置、方法和步驟。因此，所附權利要求用于在它們的范圍內包括這些工藝、機器、制造、物質組成、裝置、方法和步驟。