含有分離電壓產生器的三維一次電編程存儲器的制作方法

本發明涉及集成電路存儲器領域，更確切地說，涉及三維一次電編程存儲器（3d-otp）。

背景技術：

三維存儲器（3d-m）是一種單體（monolithic）半導體存儲器，它含有多個相互堆疊的存儲元。3d-m包括三維只讀存儲器（3d-rom）和三維隨機讀取存儲器（3d-ram）。3d-rom可以進一步劃分為三維掩膜編程只讀存儲器（3d-mprom）和三維電編程只讀存儲器（3d-eprom）。基于它能電編程的次數，3d-eprom可以進一步分為三維一次電編程存儲器（3d-otp）和三維多次電編程存儲器（3d-mtp）。3d-otp可以是3d-memristor、三維阻變存儲器（3d-rram或3d-reram）、三維相變存儲器（3d-pcm）、3d-pmm（programmablemetallizationmemory）、或3d-cbram（conductive-bridgingrandom-accessmemory）等。

美國專利5,835,396（發明人：張國飆；授權日：1998年11月3日）披露了一種3d-rom，尤其是3d-otp。如圖1a所示，3d-otp芯片20含有一襯底電路層0k及多個堆疊于襯底電路層0k上并相互堆疊的存儲層16a、16b。襯底電路層0k含有晶體管0t及其互連線0i。晶體管0t形成在半導體襯底0中。在這個例子中，襯底互連線0i含有金屬層0m1、0m2。在本說明書中，襯底互連線0i采用的金屬層0m1、0m2被稱為襯底金屬層，襯底互連線0i采用材料被稱為襯底互連材料。

存儲層16a、16b堆疊在襯底電路層0k之上，它們通過接觸通道孔（如1av）與襯底0耦合。每個存儲層（如16a）含有多條頂地址線（如2a）、底地址線（如1a）和存儲元（如1aa）。存儲元可以采用二極管、晶體管或別的器件。在各種存儲元中，采用二極管的存儲元具有最小面積，僅為~4f²（f為最小特征尺寸）。二極管存儲元一般形成在頂地址線和底地址線的交叉點處，從而構成一交叉點（cross-point）陣列。這里，二極管泛指任何具有如下特征的二端器件：當其外加電壓的數值小于讀電壓或外加電壓的方向與讀電壓相反時，其電阻遠大于其在讀電壓下的電阻。二極管的例子包括半導體二極管（如p-i-n硅二極管等）和金屬氧化物二極管（如氧化鈦二極管、氧化鎳二極管等）等。

存儲層16a、16b構成至少一3d-otp陣列16，而襯底電路層0k則含有3d-otp陣列16的周邊電路。其中，一部分周邊電路位于3d-otp陣列下方，它們被稱為陣列下周邊電路；另一部分周邊電路位于3d-otp陣列外邊，它們被稱為陣列外周邊電路18。由于陣列外周邊電路18比3d-otp陣列16含有更少的后端（back-end-of-line，簡稱為beol）薄膜層，陣列外周邊電路18上方的空間17不含有存儲元，該空間實際上被浪費了。在本說明書中，一個后端薄膜層是指在襯底之上結構中的一個導線層，如存儲層16a、16b中的一個地址線層、或互連線0i中的一個互連線層。在圖1a中，3d-otp陣列16含有6個后端薄膜層，包括2個互連線層0m1、0m2、第一存儲層16a中的2個地址線層1a、2a、以及第二存儲層16b中的地址線層3a、4a；而陣列外周邊電路18只含有2個后端薄膜層，包括互連線層0m1、0m2。

美國專利7,388,476（發明人：crowley等；授權日：2008年6月3日）披露了一種集成3d-otp芯片，其三維陣列及其周邊電路都集成在同一芯片內。這種集成方式被稱為全集成。如圖1b所示，該集成3d-otp芯片20含有三維陣列區域22和周邊電路區域28。三維陣列區域22含有多個3d-otp陣列（如22aa、22ay）及其解碼器（如24、24g）。這些解碼器24包括本地解碼器24和整體解碼器24g。其中，本地解碼器24對單個3d-otp陣列的地址/數據進行解碼，整體解碼器24g將整體地址/數據25解碼至單個3d-otp陣列中。

周邊電路區域28含有讓集成3d-otp芯片20完成基本存儲功能的所有周邊電路組件，它在三維陣列區域22與主機（即直接使用該芯片20的設備）之間實現電壓、數據、地址轉換。周邊電路28含有讀/寫電壓產生器21和地址/數據轉換器29。其中，讀/寫電壓產生器21將電源電壓23轉換成讀電壓vr或/和寫（編程）電壓vw；地址/數據轉換器29將邏輯地址/數據27與物理地址/數據25相互轉換。在本說明書中，邏輯地址/數據27是主機使用的地址/數據；而物理地址/數據25是3d-otp陣列使用的地址/數據。

現有技術的主流觀點是：集成降低成本。不幸的是，該觀點對3d-otp不成立。對于3d-otp來說，由于3d-otp陣列16采用了繁復的后端工藝，而周邊電路18的后端工藝較簡單，因此盲目地將3d-otp陣列16和周邊電路18集成的直接結果就是不得不用制造3d-otp陣列16的昂貴工藝流程來制造周邊電路18，這不僅不能降低成本，反而會增加成本。此外，由于周邊電路18只能采用與3d-otp陣列16同樣數目的互連線層（如僅為兩層），故周邊電路18的設計比較麻煩、性能較差、且所需的芯片面積較大。最后，由于3d-otp存儲元一般會經過高溫工藝，周邊電路18需要采用耐高溫的互連線材料，如鎢（w）等，這些材料會使3d-otp的整體性能下降。

技術實現要素：

本發明的主要目的是提供一種整體價格更為廉價的三維一次電編程存儲器（3d-otp）。

本發明的另一目的是提供一種整體性能更為優異的3d-otp。

本發明的另一目的是提供一種體積更小的3d-otp。

為了實現這些以及別的目的，本發明遵從如下指導原則：將3d-otp電路及其周邊電路分離到不同芯片，以便將它們分別優化。例如說，3d-otp陣列（三維電路）和至少一周邊電路組件（二維電路）被分離成兩個芯片—三維陣列芯片和周邊電路芯片。相應地，本發明提出一種分離的3d-otp，它含有一三維陣列芯片和至少一周邊電路芯片。三維陣列芯片構建在三維空間中并含有多個功能（存儲）層，它含有3d-otp陣列的第一周邊電路組件（該組件被稱為芯片中周邊電路組件）；周邊電路芯片構建在二維空間中并只含有一個功能層，它含有3d-otp陣列的第二周邊電路組件（該組件被稱為芯片外周邊電路組件）。芯片外周邊電路組件是3d-otp的必須組件，它可以為3d-otp實現電壓、數據和/或地址轉換。如果3d-otp沒有芯片外周邊電路組件，則它不能獨立完成基本存儲功能。

由于它們被分別設計和制造，分離3d-otp中的三維陣列芯片和周邊電路芯片具有不同的后端（beol）結構。周邊電路芯片的后端結構可以獨立優化，使陣列外周邊電路具有更低的成本、更好的性能和較小的面積。總的說來，分離3d-otp比集成3d-otp具有更低的整體成本、更好的整體性能和較小的整體面積。

分離的周邊電路芯片可以在三個方面與三維陣列芯片不同。首先，周邊電路芯片的后端薄膜層的數目要比三維陣列芯片少很多。由于晶圓成本基本和后端薄膜層的數目成正比，周邊電路芯片的晶圓成本將遠低于三維陣列芯片。在一個實施例中，三維陣列芯片的后端薄膜層數是周邊電路芯片的互連線層數的至少兩倍。在另一個實施例中，三維陣列芯片的地址線層數遠大于周邊電路芯片的互連線層數。這些層數的巨大差距可以保證芯片成本差大于采用分離結構后導致的額外封裝成本。因此，分離3d-otp的整體成本低于集成3d-otp。

其次，分離3d-otp中的周邊電路芯片比三維陣列芯片含有更多的互連線層，芯片外周邊電路的設計更加簡單、性能更為優異、芯片面積也更小。因此，分離3d-otp的整體性能和整體面積優于集成3d-otp。與集成3d-otp類似，三維陣列芯片的互連線不包含任何存儲結構，其互連線層數是陣列下周邊電路和陣列外周邊電路中互連線層數較大的那個。注意到，雖然周邊電路芯片的互連線層數希望較大，但仍不能超過三維陣列芯片的后端薄膜層數。一個優選的模式是：周邊電路芯片的的互連線層數大于三維陣列芯片的互連線層數，但遠小于三維陣列芯片的后端薄膜層數。

最后，周邊電路芯片和三維陣列芯片含有不同的互連線材料。周邊電路芯片的互連線可以使用高速互連線材料，如銅（cu）或高k介質等，而三維陣列芯片只能采用高溫互連線材料（如鎢或氧化硅）等。高速互連線材料比高溫互連線材料速度高，這能提高3d-otp的整體性能。

附圖說明

圖1a是一種現有技術中3d-otp的截面圖；圖1b是一種集成3d-otp芯片(現有技術)的電路框圖；圖1c是一種未編程3d-otp存儲元的截面圖；圖1d是一種已編程3d-otp存儲元的截面圖。

圖2a-圖2d是四種分離3d-otp的電路框圖。

圖3a-圖3b是兩種分離3d-otp中三維陣列芯片的截面圖。

圖4a-圖4b是兩種分離3d-otp中周邊電路芯片的截面圖。

圖5a-圖5b是第一種分離3d-otp的分配模式。

圖6a-圖6b是第二種分離3d-otp的分配模式。

圖7a-圖7c是第三種分離3d-otp的分配模式。

圖8a-圖8b是第四種分離3d-otp的分配模式。

圖9a-圖9b是兩種支持多三維陣列芯片的周邊電路芯片之電路框圖。

圖10a－圖10c是三種分離3d-otp封裝（或模塊）的截面圖。

圖11a-圖11c是三種電壓產生器的電路框圖。

圖12a是一種地址轉換器的電路框圖；圖12b是一種數據轉換器的電路框圖。

注意到，這些附圖僅是概要圖，它們不按比例繪圖。為了顯眼和方便起見，圖中的部分尺寸和結構可能做了放大或縮小。在不同實施例中，相同的符號一般表示對應或類似的結構。

具體實施方式

在本發明中，“/”表示“和”或“或”的關系。例如，讀/寫電壓表示讀電壓、或寫電壓、或讀電壓和寫電壓；地址/數據表示地址、或數據、或地址和電壓。

圖1c和圖1d分別表示兩種3d-otp存儲元1aa、1ab。其中，存儲元1aa未編程，而存儲元1ab已編程。存儲元1aa和1ab均含有上電極1a（即第一地址線層）、二極管膜1*、反熔絲膜1**和下電極（即第二地址線層）。二極管膜1*的功能與二極管（也被稱為轉向元件或選擇元件）類似。反熔絲膜1**在編程前具有大電阻。在一個實施例中，反熔絲膜1**含有一層氧化硅薄膜。在經過一個編程電壓和編程電流后，反熔絲膜1**被擊穿，存儲元1ab具有低電阻。

圖2a-圖2d是四種分離3d-otp的電路框圖。分離3d-otp50包括一能與各種主機實現物理連接、并按照一種通訊標準通訊的接口54。接口54包括多個接觸端52a、52b、54a－54d，它們能與主機插口對應的接觸端耦合。例如，主機分別通過電源端52a和接地端52b為分離3d-otp50提供電源電壓vdd和接地電壓vss；主機通過信號端54a－54d與分離3d-otp50交換地址/數據。由于這些地址/數據直接被主機使用，它們是邏輯地址/數據。

分離3d-otp50含有一三維陣列芯片30和至少一周邊電路芯片40/40*。3d-otp的至少一芯片外周邊電路組件位于周邊電路芯片40/40*，而非位于三維陣列芯片30。芯片外周邊電路組件是3d-otp的必須組件，它可以為3d-otp實現電壓、數據和/或地址轉換。如果三維陣列芯片沒有該芯片外周邊電路組件，則它不能獨立完成基本存儲功能。

圖2a中的分離3d-otp50是一3d-otp存儲卡，其周邊電路芯片40含有一讀/寫電壓產生器。讀/寫電壓產生器從主機處獲取電源電壓vdd，將其轉換成讀/寫電壓，并通過電源總線56向三維陣列芯片30提供該讀/寫電壓。這里，讀/寫電壓可以是僅為讀電壓vr、或僅為寫電壓vw、或同時為讀電壓vr和寫電壓vw，它與電源電壓vdd具有不同的數值。在本實施例種，讀/寫電壓包括一個讀電壓vr和兩個寫電壓vw1、vw2。在別的實施例中，讀/寫電壓可以包括不止一個讀電壓或兩個寫電壓。

圖2b中的分離3d-otp50是一3d-otp存儲卡，其周邊電路芯片40含有一地址/數據轉換。地址/數據轉換器將外部總線57（包括來自接觸端54a－54d上的信號）上的邏輯地址與內部總線58上的物理地址相互轉換；也可以將外部總線57上的邏輯數據與內部總線58上的物理數據相互轉換。這里，地址/數據轉換器40*可以僅實現地址轉換、或僅實現數據轉換、或同時實現地址和數據轉換。

圖2c中的分離3d-otp50仍是一3d-otp存儲卡，它含有兩個周邊電路芯片40和40*。其中，周邊電路芯片40含有一芯片外讀/寫電壓產生器、周邊電路芯片40*則含有一芯片外地址/數據轉換器。

圖2d中的分離3d-otp50是一大容量3d-otp存儲卡或一3d-otp固態硬盤。它含有兩個周邊電路芯片40和40*、以及多個三維陣列芯片30a、30b…30w。其中，周邊電路芯片40含有一芯片外讀/寫電壓產生器、周邊電路芯片40*則含有一芯片外地址/數據轉換器。這些三維陣列芯片組成兩個通道：a和b。通道a中，來自周邊電路芯片40*的內部總線58a為三維陣列芯片30a、30b…30i提供物理地址/數據，通道b中，來自周邊電路芯片40*的內部總線58b為三維陣列芯片30r、30s…30w提供物理地址/數據。同時，來自周邊電路芯片40的電源總線56為維陣列芯片30a、30b…30w提供讀/寫電壓。雖然本實施例僅有兩個通道，對于熟悉本專業的人士來說，大容量3d-otp存儲卡和3d-otp固態硬盤可以含有更多通道。

圖3a表示一種分離3d-otp中的三維陣列芯片30。該三維陣列芯片30含有至少一3d-otp陣列36和芯片內周邊電路組件38。3d-otp陣列36形成在三維空間中，并含有多個存儲層16a-16d。每個存儲層（如16a）含有多個介于上地址線（如2a）和下地址線（如1a）之間的3d-otp存儲元（如1aa）。在本說明書中，處于同一層次的地址線組成一個地址線層。注意到，本實施例是一種層間隔離的3d-otp，即相鄰存儲層由絕緣介質隔離開。相應地，在三維陣列芯片30中，地址線層數為8，即1a-8a（地址線層3a-6a未畫出）；存儲層數為4，即16a-16d（存儲層16b、16c未畫出）。

芯片內周邊電路38含有晶體管0t及其互連線0ia。三維陣列芯片30的互連線不包含任何存儲結構，其互連線層數是陣列下周邊電路和陣列外周邊電路中互連線層數較大的那個。在此實施例中，三維陣列芯片30的互連線層數為2，即互連線層0m1、0m2。

由于3d-otp陣列36形成在芯片內周邊電路38上方，該三維陣列芯片30的后端薄膜層數為地址線層數和互連線層數之和。在該實施例中，三維陣列芯片30的后端薄膜層數為10，包括8個地址線層和2個互連線層。

圖3b表示另一種分離3d-otp50中的三維陣列芯片30。它是一種層間交錯的3d-otp，即相鄰存儲層共享地址線層。如存儲層16a*和存儲層從16b*共享地址線層2a。相應地，總地址線層數只比總存儲層數多1。在該實施例中，地址線層數為9，即1a-9a（地址線層3a-8a未畫出）；存儲層數為8，即16a*-16h*（存儲層16c*-16g*未畫出）。總的說來，三維陣列芯片30的后端薄膜層數為11，包括9個地址線層和2個互連線層。

雖然圖3a-圖3b中的截面圖類似圖1a，但是圖1a中的周邊電路包括所有周邊電路組件，而圖3a-圖3b中的周邊電路不含一些3d-otp必須的周邊電路組件，如讀/寫電壓發生器或地址/數據轉換器。其細節將在圖5a-圖8b中披露。

圖4a-圖4b表示兩種分離3d-otp50中的周邊電路芯片40（或40*）。周邊電路芯片40形成在二維平面上，它只含一個功能層，即襯底電路0k’。襯底電路0k’含有晶體管0t’及其互連線0t’。由于周邊電路芯片40不含任何存儲結構，其后端薄膜層數為其互連線層數。在圖4a的實施例中，后端薄膜層數為2，即互連線0m1’-0m2’；在圖4b的實施例中，后端薄膜層數為4，即互連線0m1’-0m4’。

在圖3a-圖4b的實施例中，周邊電路芯片40的后端薄膜層的數目（2或4）要比三維陣列芯片40（10或11）少很多。一個更嚴格的要求是三維陣列芯片40的后端薄膜層數是周邊電路芯片30互連線層數的至少兩倍。由于晶圓成本基本和后端薄膜層的數目成正比，周邊電路芯片40的晶圓成本將遠低于三維陣列芯片30。因此，分離3d-otp的整體成本將低于集成3d-otp。

此外，在圖4b中，周邊電路芯片40的互連線層數（4）比三維陣列芯片30的互連線層數（2）更多，芯片外周邊電路的設計更加簡單、性能更為優異、芯片面積也更小。因此，分離3d-otp的整體性能和整體面積優于集成3d-otp。注意到，周邊電路芯片40的互連線層數（4）仍遠小于三維陣列芯片30的后端薄膜層數（10或11）。

另外，由于周邊電路芯片40的互連線不需要經受高溫工藝步驟，它可以使用高速互連線材料，如銅（cu）或高k介質等；而三維陣列芯片40中的互連線需要經受高溫工藝步驟，它只能采用高溫互連線材料（如鎢或氧化硅）等。高速互連線材料能提高周邊電路40乃至3d-otp的整體性能。

對于傳統的二維存儲器（指存儲元分布在二維平面上，如傳統的閃存）來說，其存儲陣列和周邊電路具有類似的后端結構。雖然把它們分離到不同芯片上在技術上是可行的，但是由于存儲陣列和周邊電路的晶圓成本接近，分離后并不能在芯片成本上有所降低，加上多余的封裝成本，將二維存儲的存儲陣列和周邊電路分離會增加成本，這和三維存儲器有很大差別。

與集成3d-otp20不同，在分離3d-otp50中，至少一周邊電路組件位于周邊電路芯片40，而不位于三維陣列芯片30。換句話說，周邊電路組件在三維陣列芯片30和周邊電路芯片40之間進行了分配。圖5a-圖9b披露了幾種分配模式。

圖5a-圖5b是第一種分離3d-otp50的分配模式。三維陣列芯片30含有多個3d-otp陣列22aa、2ay及其解碼器，以及一芯片內讀/寫電壓產生器41（圖5a）。周邊電路芯片40至少含有一芯片外地址/數據轉換器49（圖5b）。由于三維陣列芯片40不含有該轉換器49，三維陣列芯片40不能獨立完成基本存儲功能，但具有較高的陣列效率。另外一種模式是，三維陣列芯片40含有芯片外地址/數據轉換器，但不含有讀/寫電，但具有較大的陣列效率壓產生器。周邊電路芯片40含有讀/寫電壓產生器。類似地，三維陣列芯片40不能獨立完成基本存儲功能，但具有較高的陣列效率。

圖6a-圖6b是第二種分離3d-otp50的分配模式。它含有三維陣列芯片30和周邊電路芯片40。三維陣列芯片30含有多個3d-otp陣列22aa、2ay及其解碼器（圖6a）。周邊電路芯片40至少含有一讀/寫電壓產生器41和一地址/數據轉換器49（圖6b）。由于三維陣列芯片40不含有讀/寫電壓產生器41和地址/數據轉換器49，三維陣列芯片40不能獨立完成基本存儲功能，但具有更高的陣列效率。

圖7a-圖7c是第三種分離3d-otp50的分配模式。它含有三維陣列芯片30和兩個周邊電路芯片40、40*。三維陣列芯片30含有多個3d-otp陣列22aa、2ay及其解碼器（圖7a）。第一周邊電路芯片40至少含有一讀/寫電壓產生器41（圖7b）。第二周邊電路芯片40*至少含有一地址/數據轉換器49（圖7c）。類似地，由于三維陣列芯片40不含有讀/寫電壓產生器41和地址/數據轉換器49，三維陣列芯片40不能獨立完成基本存儲功能，但具有更高的陣列效率。同時，第一周邊電路芯片40可按照模擬電路優化，而第二周邊電路芯片40*可按照數碼電路優化。

圖8a-圖8b是第四種分離3d-otp的分配模式。它類似圖6a-圖6b的實施例。唯一的差別是三維陣列芯片30還含有一個串行-并行轉換器（serdes）（圖8a），它將芯片30內部的并行數碼信號（如地址/數據/指令等）轉換成芯片30外的串行數碼信號；同時，周邊電路芯片40也含有一串行-并行轉換器（圖8b），它將芯片40內部的并行數碼信號（如地址/數據/指令等）轉換成芯片40外的串行數碼信號。通過這種轉換，封裝時需要增加的引線數目會降低很多，這能降低封裝成本。

圖9a-圖9b是兩種支持多三維陣列芯片的周邊電路芯片40之電路框圖。圖9a的周邊電路芯片40含有多個地址/數據轉換器49a、49b…49w（或讀/寫電壓產生器）。每個地址/數據轉換器（如49a）為相應的三維陣列芯片（如30a）轉換地址/數據。圖9b的周邊電路芯片40還含有多個讀/寫電壓產生器41a、41b…41w。每個讀/寫電壓產生器（如41a）為相應的三維陣列芯片（如30a）提供讀/寫電壓。

圖10a－圖10c是三種分離3d-otp封裝（或模塊）60的截面圖。圖10a－圖10b中的分離3d-otp60是一種多芯片封裝（mcp）。其中，圖10a中的3d-otp多芯片封裝60含有兩個單獨的芯片：一三維陣列芯片30和一周邊電路芯片40。其中，芯片30堆疊在芯片40上方，并位于同一封裝殼61中。引線（bondwire）65為芯片30和40提供電連接。除了引線，還可以采用焊球（solderbump）等。為了保證數據安全，芯片30和40最好封裝在一模塑料（moldingcompound）57內。

圖10b中的3d-otp多芯片封裝60含有三個單獨的芯片：兩個三維陣列芯片30a、30b和周邊電路芯片40。在本實施例中，芯片30a、30b堆疊在芯片40之上。在其它實施例中，芯片40可以堆疊在芯片30a、30b上，或芯片40與芯片30a、30b面對面地堆疊在一起，或芯片40和芯片30a、30b并列放置。

圖10c中的分離3d-otp是一3d-otp多芯片模塊（mcm）60，它含有一個框架76。該框架76含有兩個單獨的封裝：三維陣列封裝72和周邊電路封裝74。其中，三維陣列封裝72含有兩個三維陣列芯片30a、30b，而周邊電路封裝64含有周邊電路芯片40。框架76還為三維陣列封裝72和周邊電路封裝74提供電連接（未畫出）。

圖11a－圖11c是三種讀/寫電壓產生器41的電路圖。讀/寫電壓產生器41最好使用直流－直流變換器（dc-dcconverter）。直流－直流變換器包括升壓器和降壓器。升壓器的輸出電壓比輸入電壓高，降壓器的輸入電壓比輸入電壓低。升壓器的例子包括電荷泵（chargepump，圖11a）和boost變換器（boostconverter，圖11b）等。降壓器的例子包括低壓降穩壓器（lowdropout，圖11c）和buck變換器（buckconverter）等。

圖11a中的讀/寫電壓產生器41包括一電荷泵71，其輸出電壓vout大于輸入電壓vin。一般說來，電荷泵71還含有一個或多個電容。圖11b中的讀/寫電壓產生器41包括一高頻boost變換器73，其輸出電壓vout大于輸入電壓vin。boost變換器73還含有電感。該電感最好是一薄電感，以滿足存儲卡或固態硬盤對厚度的要求。圖11c中的讀/寫電壓產生器41包括一低壓降穩壓器75，其輸出電壓vout小于輸入電壓vin。一般說來，低壓降穩壓器75還含有一個或多個電容。

圖12a－圖12b分別表示地址/數據轉換器49的兩個組件：地址轉換器43和數據轉換器45。圖12a表示一種地址轉換器43。它將來自主機的邏輯地址57a轉換成三維陣列芯片30的物理地址58a。地址轉換器43含有一個處理器92和一存儲器94。存儲器94存儲一地址映射表82和一故障塊表84。這些狀態表82、84平時存儲在只讀存儲器（rom）中。在使用時被加載到隨機存取存儲器（ram）中。這里，只讀存儲器可以一種非易失性存儲器（nvm），如快閃存儲器。對于一個支持多三維陣列芯片（如圖2c中的30a、30b…30w）的地址/數據轉換器49來說，存儲器94為所有三維陣列芯片30a、30b…30w存儲狀態表82、84、86，它被所有三維陣列芯片30a、30b…30w共享。

在存儲器94的各種狀態表82、84中，地址映射表82存儲邏輯地址和物理地址之間的映射；故障塊表84存儲三維存儲陣列中有故障的存儲塊之地址。這里，“存儲塊”是指存儲器的分配單元，其大小可以從一個存儲元到一個三維存儲陣列中的所有存儲元。

在讀過程中，一旦處理器92接收到需要讀出的存儲塊之邏輯地址57a，它從地址映射表82中獲取相應的物理地址58a。在寫過程中，一旦處理器92接收到需要寫入的存儲塊之邏輯地址57a，它從地址映射表82和故障塊表84中選擇一未占用、無故障以及較少使用的存儲塊來寫入數據。該被選存儲塊的地址即為物理地址。

圖12b表示一種數據轉換器45。它將來自主機的邏輯數據57d轉換成三維陣列芯片30的物理數據58d，或者將三維陣列芯片30的物理數據58d轉換成輸出至主機的邏輯數據57d。數據轉換器45含有一錯誤檢驗校正（ecc）編碼器96和一ecc解碼器98。ecc編碼器96將輸入的邏輯數據57d轉換成要存儲到三維存儲陣列的物理數據58d。ecc解碼器98將從三維存儲陣列中讀出的物理數據58d轉換成要被輸出的邏輯數據57d。在該過程中，物理數據58d中的錯誤位被檢驗和校正。適合3d-otp的ecc編碼算法包括reed-solomon碼、golay碼、bch碼、多維奇偶碼和漢明碼等。

應該了解，在不遠離本發明的精神和范圍的前提下，可以對本發明的形式和細節進行改動，這并不妨礙它們應用本發明的精神。因此，除了根據附加的權利要求書的精神，本發明不應受到任何限制。