半導體結構的形成方法與流程

本發明涉及半導體制造技術領域，特別涉及一種半導體結構的形成方法。

背景技術：

隨著半導體工藝技術的不斷發展，例如高k柵介質層的引入、應力工程技術、口袋離子注入以及材料和器件結構的不斷優化，半導體器件的尺寸不斷縮小。但是當器件的特征尺寸進一步下降時，由于短溝道效應越發顯著、制程變異、可靠性下降導致平面晶體管面臨巨大的挑戰。與平面晶體管相比，鰭式場效應晶體管具有全耗盡的鰭部、更低的摻雜離子濃度波動、更高的載流子遷移率提高、更低的寄生結電容以及更高的面積使用效率，從而受到廣泛的關注。

在集成電路制造過程中，如在襯底上形成半導體器件結構后，需要使用多個金屬化層將各半導體器件連接在一起形成電路，金屬化層包括互連線和形成在接觸孔內的導電插塞，接觸孔內的導電插塞連接半導體器件，互連線將不同半導體器件上的導電插塞連接起來形成電路。晶體管上形成的接觸孔包括柵極表面的接觸孔，以及連接源漏極的接觸孔。隨著集成電路工藝節點不斷縮小，相鄰柵極之間的間距逐漸減小，無法通過直接光刻和刻蝕形成位于相鄰柵極之間的源漏極表面的接觸孔，此時，通常采用自對準工藝形成所述連接源漏極的接觸孔。

現有技術在半導體結構的形成過程中，采用自對準工藝形成的接觸孔的尺寸容易與設計值發生偏差，導致形成的導電插塞的連接性能受到影響，影響形成的半導體結構的性能。

技術實現要素：

本發明解決的問題是提供一種半導體結構的形成方法，提高形成的接觸孔側壁的位置精確度和形貌精確度，進而改善形成的半導體結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供 基底，所述基底表面形成有若干分立的柵極結構，所述基底表面還形成有覆蓋柵極結構的介質層，且介質層頂部高于柵極結構頂部；在所述介質層內形成第一開口，所述第一開口橫跨相鄰柵極結構；在所述第一開口側壁表面形成第一掩膜層，且所述第一掩膜層投影于基底表面的投影圖形位于相鄰柵極結構之間；在所述第一掩膜層表面形成填充滿所述第一開口的犧牲層，所述犧牲層和第一掩膜層橫跨相鄰柵極結構，且所述第一掩膜層的材料耐刻蝕性大于犧牲層的材料耐刻蝕性；在所述介質層表面、犧牲層表面以及第一掩膜層表面形成具有第二開口的第二掩膜層，所述第二開口橫跨所述犧牲層以及第一掩膜層，且所述第二開口位于相鄰柵極結構之間的介質層的上方；以所述第二掩膜層為掩膜，沿所述第二開口刻蝕被犧牲層和第一掩膜層暴露出的介質層，直至暴露出基底表面，在所述相鄰柵極結構之間的介質層內形成分立的接觸孔；去除所述第一掩膜層、第二掩膜層以及犧牲層；形成填充滿所述接觸孔的導電插塞。

可選的，在平行于相鄰柵極結構排列方向上，所述第一開口的寬度大于或等于相鄰柵極結構之間的介質層的寬度。

可選的，所述第一掩膜層位于第一開口的整個側壁表面；所述第一掩膜層投影于基底表面的投影圖形除位于相鄰柵極結構之間外，所述第一掩膜層投影于基底表面的投影圖形還位于柵極結構所在區域內。

可選的，所述第一掩膜層還覆蓋第一開口的底部表面。

可選的，所述犧牲層的材料為氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅。

可選的，所述第一掩膜層的材料為氮化鈦、氮化銅、氮化鋁或氮化硼中的一種或多種。

可選的，所述第一開口的深度為1納米至25納米；在平行于相鄰柵極結構排列方向上，所述第一掩膜層的寬度為2埃至30埃。

可選的，所述犧牲層頂部與介質層頂部齊平。

可選的，形成所述第一掩膜層以及犧牲層的工藝步驟包括：在所述第一開口底部和側壁表面、以及介質層頂部表面形成第一初始掩膜；在所述第一 初始掩膜表面形成犧牲層，所述犧牲層填充滿所述第一開口；去除高于介質層頂部表面的第一初始掩膜以及犧牲層，在所述第一開口側壁表面形成所述第一掩膜層。

可選的，形成所述第一掩膜層以及犧牲層的工藝步驟包括：在所述第一開口底部和側壁表面、以及介質層頂部表面形成第一初始掩膜；采用無掩膜刻蝕工藝回刻蝕所述第一初始掩膜，刻蝕去除位于介質層頂部表面以及位于第一開口部分底部表面的第一初始掩膜，在所述第一開口側壁表面形成第一掩膜層；在所述第一掩膜層表面形成填充滿所述第一開口的犧牲層，所述犧牲層頂部高于介質層頂部；去除高于所述介質層頂部的犧牲層。

可選的，采用原子層沉積工藝形成所述第一初始掩膜。

可選的，采用流動性化學氣相沉積工藝或旋轉涂覆工藝形成所述犧牲層。

可選的，在平行于相鄰柵極結構排列的方向上，所述第二開口的寬度小于或等于相鄰柵極結構之間的寬度。

可選的，形成所述第一開口的工藝步驟包括：在所述介質層表面形成具有第一凹槽的圖形層；以所述圖形層為掩膜，沿所述第一凹槽刻蝕所述介質層，在所述介質層內形成第一開口；去除所述圖形層。

可選的，所述柵極結構包括柵介質層以及位于柵介質層表面的柵電極層；所述柵極結構還包括覆蓋柵介質層側壁表面以及柵電極層側壁表面的柵極側墻、以及位于柵電極層側壁表面的硬掩膜層，利用所述柵極側墻以及硬掩膜層，采用自對準刻蝕工藝形成所述接觸孔。

可選的，在平行于相鄰柵極結構排列的方向上，所述第二開口的寬度大于相鄰柵極結構之間的寬度；沿所述第二開口刻蝕被側墻層以及第一掩膜層暴露出的介質層的過程中，所述硬掩膜層和柵極側墻起到刻蝕停止作用。

可選的，所述第二掩膜層的材料包括光刻膠材料、氮化鈦、氮化銅、氮化鋁或氮化硼中的一種或多種。

可選的，所述相鄰柵極結構之間的基底內形成有源漏極，其中，所述接觸孔暴露出源漏極表面。

可選的，所述基底包括襯底、位于襯底表面的鰭部，其中，所述柵極結構橫跨所述鰭部，且還覆蓋鰭部的部分頂部表面和側壁表面，所述接觸孔暴露出相鄰柵極結構之間的鰭部表面。

可選的，所述介質層包括位于基底表面的第一介質層以及位于第一介質層表面的第二介質層，其中，所述第一介質層頂部與柵極結構頂部齊平。

與現有技術相比，本發明的技術方案具有以下優點：

本發明提供的半導體結構的形成方法的技術方案中，在介質層內形成第一開口，所述第一開口橫跨相鄰柵極結構，所述第一開口定義后續形成的相鄰接觸孔之間的介質層的位置；接著，在第一開口側壁表面形成第一掩膜層，且所述第一掩膜層橫跨相鄰柵極結構；然后在第一掩膜層表面形成填充滿第一開口的犧牲層，所述犧牲層和第一掩膜層橫跨相鄰柵極結構，使得所述犧牲層和第一掩膜層共同定義后續形成的相鄰接觸孔之間的介質層的位置，并且，第一掩膜層的材料耐刻蝕性大于犧牲層的材料耐刻蝕性；然后，在介質層表面、犧牲層以及第一掩膜層表面形成具有第二開口的第二掩膜層，所述第二開口位于相鄰柵極結構之間的介質層的上方；以第二掩膜層為掩膜，沿第二開口刻蝕被犧牲層和第一掩膜層暴露出的介質層，直至暴露出基底表面，在相鄰柵極結構之間的介質層內形成分立的接觸孔。在刻蝕形成接觸孔的刻蝕工藝過程中，所述犧牲層和第一掩膜層組成的一體結構暴露在刻蝕環境中，且一體結構的邊緣區域由第一掩膜層組成，由于第一掩膜層的材料具有高耐刻蝕性，即使刻蝕工藝對一體結構的邊緣區域的刻蝕速率較大，所述第一掩膜層始終能夠保持良好的側壁形貌，且防止第一掩膜層的側壁位置發生偏移。所述第一掩膜層的側壁位置和形貌決定了形成的分立的接觸孔的側壁位置和形貌，因此，本發明中形成的接觸孔的側壁也相應具有較高的位置精確度和形貌精確度，進而改善在接觸孔內形成的導電插塞的性能，提高形成的半導體結構的電學性能。

進一步，在平行于相鄰柵極結構排列方向上，第一開口的寬度大于或等于相鄰柵極結構之間的介質層的寬度，從而避免柵極結構側壁表面暴露在刻蝕形成接觸孔的刻蝕環境中，避免對柵極結構側壁造成刻蝕損傷。

進一步，所述第一掩膜層還覆蓋第一開口的底部表面，所述位于第一開口底部表面的第一掩膜層對其下方的介質層也起到保護作用，因此，即使在刻蝕形成接觸孔的工藝過程中犧牲層受到刻蝕損傷，位于第一開口底部表面的第一掩膜層仍能夠對其下方的介質層具有足夠的掩膜作用。

附圖說明

圖1至圖7為一實施例提供的半導體結構形成過程的結構示意圖；

圖8至圖22為本發明實施例提供的半導體結構形成過程的結構示意圖。

具體實施方式

由背景技術可知，現有技術形成的半導體結構的性能有待提高。

圖1至圖7為一實施例提供的半導體結構形成過程的結構示意圖。

參考圖1，提供基底100，所述基底100表面形成若干分立的柵極結構，所述柵極結構包括：柵極101、位于柵極101表面的硬掩膜層102，所述柵極結構還包括覆蓋柵極101側壁表面和硬掩膜層102側壁表面的側墻103。所述基底100表面還形成有覆蓋于柵極結構側壁表面的第一介質層104，所述第一介質層104頂部與柵極結構頂部齊平。

其中，所述柵極101包括柵介質層以及位于柵介質層表面的柵電極層。

參考圖2及圖3，圖2為俯視圖，圖3為圖2沿aa1方向的剖面結構示意圖，在所述第一介質層104表面形成第二介質層114，在所述介質層104表面形成第一掩膜層105，所述第一掩膜層105橫跨相鄰柵極結構之間的第二介質層104，且暴露出相鄰柵極結構之間的部分第二介質層114表面。

形成所述第一掩膜層105的工藝包括刻蝕工藝，所述刻蝕工藝會對第一掩膜層105暴露出的第二介質層114進行過刻蝕(overetch)。

參考圖4及圖5，圖4為俯視圖，圖5為圖4沿aa1方向的剖面結構示意圖，在所述第一掩膜層105表面以及第二介質層114表面形成具有開口106的第二掩膜層107，所述開口106橫跨所述第一掩膜層105，且所述開口106位于相鄰柵極結構之間的第二介質層114的上方。為了便于圖示，圖4中未示出第一介質層104和第二介質層114。

參考圖6及圖7，圖6為圖4基礎上沿aa1方向的剖面結構示意圖，圖7為圖4基礎上沿cc1方向的剖面結構示意圖，以所述第二掩膜層107(參考圖4及圖5)為掩膜，沿所述開口106刻蝕被第一掩膜層105暴露出的第二介質層114以及第一介質層104，直至暴露出基底100表面，在所述相鄰柵極結構之間的第一介質層104和第二介質層114內形成分立的接觸孔108；接著，去除所述第二掩膜層107。需要說明的是，為了便于圖示，圖6中未示出第二掩膜層107。

其中，所述接觸孔108暴露出位于基底100內的源漏極。接著，形成填充滿所述接觸孔108的導電層109，所述導電層109與基底100內的源漏極電連接。

研究發現，在刻蝕第一介質層104和第二介質層114的過程中，所述被開口106暴露出的第一掩膜層105暴露在刻蝕環境中，第一掩膜層105的邊緣部分e(參考圖4，圖4中點劃線示出的區域)被刻蝕的速率較大，容易造成第一掩膜層105的側壁被刻蝕去除的量較大，且第一掩膜層105的側壁形貌發生改變，這就是shoulderloss問題。嚴重的，第一掩膜層105的側壁位置將發生偏移，第一掩膜層105的側壁形貌變差，進而導致形成的接觸孔108的側壁位置也相應的發生偏移，且接觸孔108的側壁形貌差，因此，形成的半導體結構的電學性能和良率均將下降。

為了減小或避免上述的shoulderloss的問題，提出增加第一掩膜層105的厚度的方案，以使第一掩膜層105邊緣部分始終具有較大的厚度，防止第一掩膜層105的側壁位置發生偏移。然而，增加第一掩膜層105的厚度會降低后續刻蝕第一介質層104以及第二介質層114的工藝窗口，使得對形成的接觸孔108的形貌均勻性控制變差。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：在介質層內形成第一開口，所述第一開口橫跨相鄰柵極結構；在所述第一開口側壁表面形成第一掩膜層，且所述第一掩膜層橫跨相鄰柵極結構；在所述第一掩膜層表面形成填充滿所述第一開口的犧牲層，所述犧牲層和第一掩膜層橫跨相鄰柵極結構，且所述第一掩膜層的材料耐刻蝕性大于犧牲層的材料耐刻蝕性；在所述介質層表面、犧牲層表面以及第一掩膜層表面形成具有第二開 口的第二掩膜層，所述第二開口橫跨所述犧牲層以及第一掩膜層，且所述第二開口位于相鄰柵極結構之間的介質層的上方；以所述第二掩膜層為掩膜，沿所述第二開口刻蝕被犧牲層和第一掩膜層暴露出的介質層，直至暴露出基底表面，在所述相鄰柵極結構之間的介質層內形成分立的接觸孔；去除所述第一掩膜層、第二掩膜層以及犧牲層；形成填充滿所述接觸孔的導電插塞。本發明提高了形成的接觸孔的側壁形貌精確度和位置精確度，提高導電插塞的性能，進而提高形成的半導體結構的電學性能和良率。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

圖8至圖22為本發明實施例提供的半導體結構形成過程的結構示意圖。

參考圖8，提供基底200，所述基底200表面形成有若干分立的柵極結構，所述基底200表面還形成有覆蓋柵極結構側壁表面的第一介質層205，所述第一介質層205頂部與柵極結構頂部齊平。

本實施例中，以形成的半導體結構為鰭式場效應管為例，所述基底200包括：襯底(未圖示)以及位于襯底表面的鰭部，所述基底200還包括位于襯底表面的隔離層，所述隔離層覆蓋鰭部的部分側壁表面，且所述隔離層頂部低于鰭部頂部，所述隔離層起到電絕緣相鄰鰭部之間的作用。位于所述基底200表面的柵極結構橫跨所述鰭部，且覆蓋鰭部的部分頂部表面和側壁表面。

所述襯底的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述鰭部的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述襯底為硅襯底，所述鰭部的材料為硅。

本實施例中，形成所述襯底、鰭部的工藝步驟包括：提供初始襯底；在所述初始襯底表面形成圖形層；以所述圖形層為掩膜刻蝕所述初始襯底，刻蝕后的初始襯底作為襯底，位于襯底表面的凸起作為鰭部；接著，去除所述圖形層。

在另一實施例中，所述半導體結構為平面晶體管，所述基底為平面基底， 所述平面基底為硅襯底、鍺襯底、硅鍺襯底或碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底、玻璃襯底或iii-v族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，柵極結構形成于所述平面基底表面。

所述柵極結構包括柵介質層201、以及位于柵介質層201表面的柵電極層202。其中，所述柵介質層201的材料為氧化硅或高k柵介質材料，所述高k柵介質材料包括氧化鉿、氧化鋯、氧化鋁或硅氧化鉿等；所述柵電極層202的材料為ti、ta、cu、al、w、ag或au中的一種或多種。所述柵介質層201與柵電極層202之間還能夠形成有功函數層。

本實施例中，所述柵極結構還包括位于柵電極層202頂部表面的硬掩膜層203、以及位于柵介質層201側壁表面、柵電極層202側壁表面以及硬掩膜層203側壁表面的柵極側墻204，其中，所述硬掩膜層203的材料與后續形成的第一介質層和第二介質層的材料不同，所述柵極側墻204的材料與后續形成的第一介質層205和第二介質層的材料不同，所述硬掩膜層203和柵極側墻204既能夠起到保護柵電極層202和柵介質層201的作用，所述硬掩膜層203和柵極側墻204還能夠作為后續采用自對準刻蝕工藝形成接觸孔的部分掩膜。

本實施例中，所述硬掩膜層203的材料為氮化硅，所述柵極側墻204的材料為氮化硅。在其他實施例中，所述硬掩膜層的材料還能夠為氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅；所述柵極側墻的材料還能夠為氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。

所述柵極結構兩側的基底200內還形成有源漏極(未圖示)，相鄰柵極結構之間的基底200內的源漏極為兩個柵極結構所屬的晶體管共享。

所述第一介質層205的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述第一介質層205的材料為氧化硅。

采用化學氣相沉積工藝、等離子體增強化學氣相沉積工藝或低壓化學氣相沉積工藝等方法在基底200表面形成介質材料層，所述介質材料層覆蓋柵極結構側壁表面，且所述介質材料層表面高于柵極結構表面；然后對所述介質材料層進行平坦化，形成第一介質層205，使所述第一介質層205表面平坦， 且與柵極結構表面齊平。

參考圖9，在所述第一介質層205表面形成第二介質層206。

所述第二介質層206的材料為氧化硅、氮化硅或氮氧化硅；采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述第二介質層206。本實施例中，所述第二介質層206的材料為氧化硅。

所述第二介質層206頂部高于柵極結構頂部。本實施例中，在所述基底200表面形成覆蓋于柵極結構的介質層，且所述介質層頂部高于柵極結構頂部，其中，所述介質層包括前述形成的第一介質層205、以及位于第一介質層205表面的第二介質層206。在其他實施例中，所述介質層還能夠為僅包括第一介質層的單層結構，所述第一介質層頂部高于柵極結構頂部。

參考圖10及圖11，圖10為俯視圖，圖11為圖10中沿bb1方向的剖面結構示意圖，在所述介質層表面形成具有第一凹槽207的圖形層208，所述第一凹槽207橫跨相鄰柵極結構。

所述第一凹槽207定義后續形成的第一開口的圖形。在平行于相鄰柵極結構排列方向上，所述第一凹槽207的寬度大于或等于相鄰柵極結構之間的介質層的寬度，從而使得后續形成的第一開口能夠橫跨相鄰柵極結構之間的第二介質層206，防止后續形成的接觸孔暴露出柵極結構側壁表面。在后續形成接觸孔的刻蝕工藝中，位于第一凹槽207正下方的第一介質層205和第二介質層206不會被刻蝕，從而使得所述未被刻蝕的第一介質層205和第二介質層206將相鄰的接觸孔隔離開。

本實施例中，所述圖形層208的材料為光刻膠材料。在其他實施例中，所述圖形層的材料還能夠為硬掩膜材料，例如為氮化硅、氮氧化硅、氮化鈦或氮化硼等。

參考圖12，以所述圖形層208(參考圖10及圖11)為掩膜，沿第一凹槽207(參考圖10及圖11)刻蝕所述介質層，在所述介質層內形成第一開口209。

所述第一開口209位于第二介質層206內。所述第一開口209橫跨相鄰柵極結構，在平行于相鄰柵極結構排列方向上，所述第一開口209的寬度大于或等于相鄰柵極結構之間的介質層的寬度。本實施例中，為了盡可能的避 免后續形成的接觸孔暴露柵極結構側壁表面，在平行于柵極結構排列方向上，所述第一開口209的寬度大于相鄰柵極結構之間的介質層的寬度。

所述第一開口209定義出了后續形成的相鄰接觸孔之間位置，后續在所述第一開口209內形成第一掩膜層以及犧牲層，且在刻蝕形成接觸孔的刻蝕工藝過程中，所述第一掩膜層以及犧牲層對位于其正下方的第一介質層205和第二介質層206提供保護。

所述第一開口209的深度與后續刻蝕形成接觸孔時第一介質層205和第二介質層206被刻蝕的厚度有關，還與后續形成的犧牲層和第一掩膜層的耐刻蝕性能有關。當犧牲層和第一掩膜層的材料選定后，后續待刻蝕的第一介質層205和第二介質層206的厚度越厚，第一開口209的深度越深。

本實施例中，所述第一開口209的深度為1納米至25納米。

接著，去除所述圖形層208。本實施例中，采用濕法去膠或灰化工藝，去除所述圖形層208。

參考圖13，在所述第一開口209底部和側壁表面、以及介質層頂部表面形成第一初始掩膜210。

采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝，在所述第一開口209底部和側壁表面、以及第二介質層206頂部表面形成第一初始掩膜210。所述第一初始掩膜210為后續形成位于第一開口209側壁表面的第一掩膜層提供工藝基礎，且第一掩膜層將作為后續形成接觸孔的部分掩膜。由于后續形成的第一掩膜層將作為刻蝕形成接觸孔的部分掩膜；第一掩膜層與后續形成的犧牲層作為一體結構，為所述一體結構下方的第一介質層205和第二介質層206提供刻蝕阻擋作用，且所述一體結構的邊緣區域由第一掩膜層構成，在刻蝕形成接觸孔的刻蝕工藝中，所述刻蝕工藝對邊緣區域的刻蝕速率較大，因此，所述第一掩膜層的材料需要較強的耐刻蝕性，要求所述第一掩膜層的材料耐刻蝕性比后續形成的犧牲層的材料耐刻蝕性大。

為此，本實施例中，所述第一初始掩膜210的材料為氮化鈦、氮化銅、氮化鋁或氮化硼中的一種或多種。

在形成所述第一初始掩膜210后，所述第一開口209未被所述第一初始 掩膜210填充滿。所述第一初始掩膜210的厚度與后續形成的第一掩膜層的寬度有關。所述第一初始掩膜210的厚度不宜過薄，否者后續形成的第一掩膜層的寬度過小，在后續刻蝕形成接觸孔的工藝過程中所述第一掩膜層易被刻蝕去除；所述第一初始掩膜210的厚度也不宜過厚，否者后續形成犧牲層的工藝窗口過小，導致在第一開口209內填充的犧牲層的質量變差。綜合上述因素考慮，所述第一初始掩膜210的厚度為2埃至30埃。

本實施例中，采用原子層沉積工藝形成所述第一初始掩膜210，提高第一初始掩膜210的臺階覆蓋(step-coverage)能力，使得第一初始掩膜210對第一開口209底部拐角處的覆蓋性能好，從而提高后續形成的第一掩膜層的質量，使得第一掩膜層對其正下方的介質層具有足夠強的保護作用，繼而提高形成的接觸孔的側壁位置精確度和形貌精確度。

參考圖14，在所述第一初始掩膜210表面形成犧牲層211，所述犧牲層211填充滿所述第一開口209(參考圖13)。

本實施例中，所述犧牲層211頂部高于介質層頂部，后續會去除高于介質層頂部的犧牲層211。在后續形成接觸孔的刻蝕工藝中，位于所述第一開口209內的犧牲層211為刻蝕工藝的部分掩膜。

由前述分析可知，后續刻蝕形成接觸孔的刻蝕工藝對第一掩膜層的刻蝕速率大于對位于第一開口209內的犧牲層211的刻蝕速率；并且，所述第一初始掩膜210覆蓋于第一開口209底部表面，使得后續形成的第一掩膜層還覆蓋第一開口209底部表面，因此即使后續刻蝕工藝中犧牲層211被全部刻蝕去除，位于第一開口209底部表面的第一掩膜層仍然能夠對其下方的介質層起到足夠的保護作用。

因此，本實施例對犧牲層211的材料耐刻蝕性的要求低于對第一初始掩膜210的材料耐刻蝕性的要求，所述犧牲層211的材料耐刻蝕性小于所述第一初始掩膜210的材料耐刻蝕性，所述犧牲層211的材料致密度小于第一初始掩膜210的材料致密度。

本實施例中，所述犧牲層211的材料為氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅。

為了提高形成的犧牲層211的填孔能力，采用流動性化學氣相沉積工藝或旋轉涂覆工藝形成所述犧牲層211。

參考圖15及圖16，圖15為俯視圖，圖16為圖15沿bb1方向的剖面結構示意圖，去除高于介質層頂部表面的第一初始掩膜210(參考圖14)以及犧牲層211，在所述第一開口209(參考圖13)側壁表面形成第一掩膜層212，所述第一掩膜層212投影于基底200表面的投影圖形橫跨相鄰柵極結構，且所述第一掩膜層212表面形成有填充滿第一開口209(參考圖13)的犧牲層211，所述犧牲層211頂部與第一掩膜層212頂部齊平，所述犧牲層211頂部還與介質層頂部齊平。

本實施例中，采用化學機械研磨工藝，研磨去除高于第二介質層206頂部表面的第一初始掩膜210以及犧牲層211。所述犧牲層211和第一掩膜層212橫跨相鄰柵極結構。本實施例中，所述第一掩膜層212還覆蓋第一開口209的底部表面，位于所述第一開口209底部表面的第一掩膜層212有利于進一步提高對其下方的介質層的保護能力。

并且，為了降低形成所述第一掩膜層212的工藝難度，所述第一掩膜層212位于第一開口209的整個側壁表面，即，所述第一掩膜層212投影于基底200表面的投影圖形除位于相鄰柵極結構之間外，所述第一掩膜層212投影于基底200表面的投影圖形還位于柵極結構所在區域內。

所述第一掩膜層212的材料耐刻蝕性大于所述犧牲層211的材料耐刻蝕性，同一刻蝕工藝對所述第一掩膜層212的刻蝕速率小于對所述犧牲層211的刻蝕速率。本實施例中，所述第一掩膜層212的材料致密度大于所述犧牲層211的材料致密度；所述第一掩膜層212的材料為氮化鈦、氮化鋁、氮化硼或氮化銅中的一種或多種。

在后續刻蝕形成接觸孔的刻蝕工藝中，所述第一掩膜層212和犧牲層211組成的一體結構對其正下方的介質層起到保護作用，所述一體結構暴露在刻蝕形成接觸孔的刻蝕工藝環境中，且所述一體結構的邊緣由第一掩膜層212組成。由于第一掩膜層212的材料耐刻蝕性較高，避免了在刻蝕工藝過程中一體結構的側壁位置發生改變，從而提高形成的接觸孔的側壁位置精確度和 形貌精確度。

本實施例中，在平行于相鄰柵極結構排列方向上，所述第一掩膜層212的寬度為5埃至30埃，保證后續刻蝕工藝過程中，所述第一掩膜層212具有足夠的掩膜作用，防止第一掩膜層212被過早的刻蝕消耗掉。

需要說明的是，在其他實施例中，形成所述第一掩膜層和犧牲層的工藝步驟還能夠包括：在所述第一開口底部和側壁表面、以及介質層頂部表面形成第一初始掩膜；采用無掩膜刻蝕工藝回刻蝕所述第一初始掩膜，刻蝕去除位于介質層頂部表面以及位于第一開口部分底部表面的第一初始掩膜，在所述第一開口側壁表面形成第一掩膜層；在所述第一掩膜層表面形成填充滿所述第一開口的犧牲層，所述犧牲層頂部高于介質層頂部；去除高于所述介質層頂部的犧牲層。相應的，形成的第一掩膜層位于第一開口側壁表面，且暴露出第一開口的部分底部表面。

參考圖17及圖18，圖17為俯視圖，圖18為圖17沿bb1方向的剖面結構示意圖，在所述介質層表面、犧牲層211表面以及第一掩膜層212表面形成具有第二開口213的第二掩膜層，所述第二開口213橫跨所述犧牲層211以及第一掩膜層212，且所述第二開口213位于相鄰柵極結構之間的介質層的上方。

需要說明的是，為了便于圖示和說明，圖17示出的俯視圖示出了柵極結構、第一掩膜層212、犧牲層211以及第二掩膜層的位置關系。

在平行于相鄰柵極結構的排列方向上，所述第二開口213的寬度小于或等于相鄰柵極結構之間的寬度。根據待形成的接觸孔的寬度尺寸，確定所述第二開口213的寬度。本實施例中，在平行于相鄰柵極結構排列方向上，所述第二開口213的寬度等于相鄰柵極結構之間的寬度。

所述第二掩膜層的材料為光刻膠材料、氮化鈦、氮化銅、氮化鋁或氮化硼中的一種或多種。

本實施例中，所述第二掩膜層的材料包括光刻膠材料。為了提高形成的第二開口213的位置精確度和形貌精確度，所述第二掩膜層包括有機旋轉涂覆層214、位于有機旋轉涂覆層214表面的底部抗反射涂層215、以及位于底 部抗反射涂層215表面的光刻膠層216，其中，所述第二開口213位于光刻膠層216內，且所述第二開口213暴露出底部抗反射涂層215部分表面。

后續以所述第二掩膜層、犧牲層211和第一掩膜層212為掩膜，在相鄰柵極結構之間的介質層內形成分立的接觸孔，且所述分立的接觸孔被位于第一掩膜層212和犧牲層211下方的介質層隔離開。

在其他實施例中，后續利用柵極側墻和硬掩膜層，采用自對準刻蝕工藝形成接觸孔，則所述第二開口除位于相鄰柵極結構之間的介質層的上方外，所述第二開口還能夠位于柵極結構上方，在平行于相鄰柵極結構排列方向上，所述第二開口的寬度大于相鄰柵極結構之間的寬度。

參考圖19至圖21，圖19為俯視圖，圖20為圖19沿bb1方向的剖面結構示意圖，圖21為圖19沿dd1方向的剖面結構示意圖，以所述第二掩膜層為掩膜，沿所述第二開口213(參考圖17及圖18)刻蝕被犧牲層211和第一掩膜層212暴露出的介質層，直至暴露出基底200表面，在所述相鄰柵極結構之間的介質層內形成分立的接觸孔218。

本實施例中，沿所述第二開口213刻蝕被犧牲層211和第二掩膜層212暴露出的第二介質層206和第一介質層205，直至暴露出源漏極表面，形成暴露出源漏及表面的接觸孔218。

采用干法刻蝕工藝刻蝕所述介質層，所述干法刻蝕工藝可以是等離子體刻蝕工藝，本實施例中，采用的刻蝕氣體為cf4，緩沖氣體為he，壓強為20～200mtorr，其中cf4的流速為50sccm～1000sccm，he的流速為50sccm～1000sccm。在本發明的其他實施例中，還可以采用cf4、chf3、c2f6等氟基氣體中的一種或幾種組合作為刻蝕氣體。由于所述干法刻蝕工藝對介質層具有較高的刻蝕速率，而對所述第一掩膜層212、犧牲層211以及第二掩膜層具有相對較小的刻蝕速率，使得形成的接觸孔218位于第一掩膜層212和犧牲層211兩側，所述分立的接觸孔218被位于犧牲層211和第一掩膜層212下方的第一介質層205和第二介質層206隔離開。

本實施例中，由犧牲層211和位于犧牲層211側壁表面的第一掩膜層212組成一體結構，所述一體結構暴露在刻蝕形成接觸孔218的刻蝕環境中，且 所述一體結構的邊緣區域由第一掩膜層212組成，所述第一掩膜層212的材料耐刻蝕性大于犧牲層211的材料耐刻蝕性。因此，在刻蝕形成接觸孔218的刻蝕工藝中，即使刻蝕工藝對一體結構的邊緣的刻蝕速率較大，然而由于第一掩膜層212的材料耐刻蝕性強，因此，第一掩膜層212被刻蝕去除的量很小甚至能夠忽略不計，避免了第一掩膜層212的側壁位置發生偏移，從而有效的避免了shoulderloss的問題，提高形成的接觸孔218的側壁位置精確度和形貌精確度，從而提高形成的半導體結構的電學性能和良率。

并且，本實施例中，所述犧牲層211的材料耐刻蝕性小于第一掩膜層212的材料耐刻蝕性，使得對犧牲層211的材料性能要求較低，能夠采用成本較低的材料作為犧牲層211的材料，且犧牲層211的形成工藝難度低，從而有效的節約了半導體生產工藝成本。

在刻蝕形成接觸孔218的刻蝕工藝過程中，由于犧牲層211底部表面也形成有第一掩膜層212，因此，即使犧牲層211受到刻蝕損傷，位于犧牲層211底部的第一掩膜層212也能夠為其正下方的介質層提供足夠的掩膜作用。

本實施例中，所述接觸孔218位于相鄰柵極結構之間的介質層內，在平行于相鄰柵極結構的排列方向上，所述接觸孔218的寬度小于或等于相鄰柵極結構之間的寬度。

需要說明的是，在其他實施例中，利用柵極側墻和位于柵電極層頂部表面的硬掩膜層，采用自對準刻蝕工藝形成所述接觸孔，則所述接觸孔除位于相鄰柵極結構之間的介質層內外，還位于柵極結構上方的介質層內，在平行于柵極結構的排列方向上，所述接觸孔的寬度大于相鄰柵極結構之間的寬度。具體的，第二掩膜層內的第二開口除位于相鄰柵極結構之間的介質層上方外，還位于柵極結構上方的介質層上方；以所述第二掩膜層為掩膜，沿所述第二開口刻蝕被第一掩膜層和側墻層暴露出的介質層，直至暴露出基底表面，且在刻蝕過程中，所述硬掩膜層以及柵極側墻起到刻蝕停止的作用，避免刻蝕工藝對柵介質層以及柵電極層造成刻蝕。

接著，去除所述第二掩膜、第一掩膜層212以及犧牲層211。本實施例中，采用濕法去膠工藝去除所述第二掩膜層，采用濕法刻蝕工藝，刻蝕去除所述 第一掩膜層212以及犧牲層211。在其他實施例中，還能夠在后續形成導電插塞之后，去除所述第二掩膜層、第一掩膜層以及犧牲層。

參考圖22，圖22為在圖21基礎上的示意圖，形成填充滿所述接觸孔218(參考圖19至圖21)的導電插塞219。

形成所述導電插塞219的工藝步驟包括：形成填充滿所述接觸孔218的導電材料層，所述導電材料層還位于介質層表面；對所述導電材料層進行平坦化處理，直至暴露出第二介質層206表面，形成位于所述接觸孔218內的導電插塞219。

所導電插塞219的材料可以是w、al、cu、ag或au等金屬材料。本實施例中，所述導電插塞219的材料為w。可以采用化學氣相沉積工藝、濺射工藝或電鍍工藝形成所述導電插塞219。

由前述分析可知，本實施例中形成的接觸孔218的側壁位置精確度和形貌精確度均得到改善，因此，本實施例中形成的導電插塞219的側壁位置精確度和形貌精確度也相應的得到提高，相應的提高形成的半導體結構的電學性能和良率。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。