半導體裝置的制作方法

技術領域

本申請涉及半導體裝置。

背景技術：

在MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等半導體裝置中，當從導通狀態向截止狀態切換時，有由于自感而在漏極電極產生浪涌電壓的情況。此時，漏極電壓振動，并且隨著時間的經過其振幅變小。

為了抑制半導體裝置及與該半導體裝置連接的電路部件的損壞，希望產生浪涌電壓時的漏極電壓的振幅小。

技術實現要素：

實施方式提供能夠使產生浪涌電壓時的漏極電壓的振幅小的半導體裝置。

根據一個實施方式，半導體裝置具有第1導電型的第1半導體區域、第2導電型的第2半導體區域、第1導電型的第3半導體區域、導電層、柵極電極和第1電極。

上述第1半導體區域具有第1區域和設在第1區域的周邊的第2區域。

上述第2半導體區域設在上述第1區域之上。

上述第3半導體區域選擇性地設在上述第2半導體區域之上。

上述導電層具有第1部分、第2部分和第3部分。

上述第1部分設在上述第1區域之上。上述第1部分隔著第1絕緣部被上述第1半導體區域包圍。

上述第2部分在垂直于從上述第1區域朝向上述第2半導體區域的第1方向的第2方向上延伸。上述第2部分設在上述第1半導體區域之上。上述第2部分位于上述第2區域之上。

上述第3部分連接在上述第1部分與上述第2部分之間。上述第3部分在與上述第1方向及上述第2方向交叉的第3方向上延伸。

上述柵極電極在上述第1部分之上離開上述第1部分而設置。上述柵極電極在上述第3方向上隔著第2絕緣部而與上述第2半導體區域面對。

上述第1電極設在上述導電層之上。上述第1電極與上述第3半導體區域及上述導電層電連接。在上述第1電極與上述第3部分之間，連接有上述第2部分。

根據上述結構的半導體裝置，提供能夠使產生浪涌電壓時的漏極電壓的振幅小的半導體裝置。

附圖說明

圖1是第1實施方式的半導體裝置的平面圖。

圖2是第1實施方式的半導體裝置的平面圖。

圖3是第1實施方式的半導體裝置的平面圖。

圖4是圖1的A－A′剖面圖。

圖5是圖1的B－B′剖面圖。

圖6是表示第1實施方式的半導體裝置的制造工序的工序剖面圖。

圖7是表示第1實施方式的半導體裝置的制造工序的工序平面圖。

圖8是表示第1實施方式的半導體裝置的制造工序的工序剖面圖。

圖9是表示第1實施方式的半導體裝置的制造工序的工序剖面圖。

圖10是表示第1實施方式的半導體裝置的制造工序的工序剖面圖。

圖11是表示導電層10的其他一例的部分放大平面圖。

圖12是表示導電層10的其他一例的部分放大剖面圖。

圖13是第2實施方式的半導體裝置的平面圖。

圖14是第2實施方式的半導體裝置的平面圖。

圖15是圖13的A－A′剖面圖。

具體實施方式

以下，對于本發明的各實施方式，參照附圖進行說明。另外，附圖是示意性或概念性的，各部分的厚度和寬度的關系、部分間的大小的比率等并不一定與實際情況相同。此外，即使在表示相同部分的情況下，也有通過附圖將相互的尺寸、比率不同地表示的情況。

此外，本申請說明書和各圖中，對與已說明的要素同樣的要素附加同一符號而適當地省略詳細說明。

在實施方式的說明中，使用XYZ正交坐標系。設從第1區域R1朝向p型基體(base)區域2的方向為Z方向(第1方向)，設與Z方向垂直且相互正交的2個方向為X方向(第2方向)以及Y方向(第3方向)。

以下的說明中，n⁺以及n^－的標記表示各導電型的雜質濃度的相對的高低。即，n⁺表示與n^－相比n型的雜質濃度相對較高。

關于以下說明的各實施方式，也可以使各半導體區域的p型和n型相反來實施各實施方式。

(第1實施方式)

利用圖1～圖5，對第1實施方式的半導體裝置的一例進行說明。

圖1～圖3是第1實施方式的半導體裝置100的平面圖。

圖4是圖1的A－A′剖面圖。

圖5是圖1的B－B′剖面圖。

圖2及圖3中，省略了源極電極32以及柵極電極焊盤33。并且，圖2中，省略了位于導電層12之上的絕緣部。圖3中，省略了位于導電層10之上的絕緣部、以及導電層12。

半導體裝置100例如是MOSFET。

如圖1～圖5所示，半導體裝置100具有n⁺型(第1導電型)的漏極區域4(第4半導體區域)、n^－型半導體區域1(第1半導體區域)、p型(第2導電型)的基體區域2(第2半導體區域)、n⁺型源極區域3(第3半導體區域)、導電層10、導電層12、第1絕緣部21、第2絕緣部22、第3絕緣部23、漏極電極31、源極電極(第1電極)32、以及柵極電極焊盤33。

如圖1所示，在半導體裝置100的上表面，源極電極32和柵極電極焊 盤33相互離開地設置。

此外，n^－型半導體區域1具有第1區域R1和設在第1區域R1的周邊的第2區域R2。第1區域R1是包含n^－型半導體區域1的X方向及Y方向上的中心的區域。

如圖2所示，在源極電極32之下以及柵極電極焊盤33之下，設有導電層10以及導電層12。導電層10在連接部10c處與源極電極32連接。導電層12在連接部12c處與柵極電極焊盤33連接。

導電層12具有在X方向上延伸的柵極電極12G和在Y方向上延伸的柵極布線12W。柵極電極12G在Y方向上設有多個。各個柵極電極12G的X方向的端部與柵極布線12W連接。

如圖3所示，導電層10具有第1部分101、第2部分102以及第3部分103。

第1部分101在Y方向上設有多個，各個第1部分101在X方向上延伸。第2部分102在X方向上延伸。第3部分103在Y方向上延伸。

第3部分103在X方向上的位置位于第1部分101在X方向上的位置與第2部分102在X方向上的位置之間，第1部分101的X方向的端部以及第2部分102的X方向的端部與第3部分103連接。因此，第3部分103連接在第1部分101與第2部分102之間，第1部分101和第2部分102經由第3部分103電連接。

第1部分101以及第3部分103可以含有p型雜質或n型雜質。此時，第2部分102優選不含有這些雜質。或者，第2部分102也可以含有雜質，但優選的是第2部分102的雜質濃度小于第1部分101的雜質濃度以及第3部分103的雜質濃度。

如圖4所示，在半導體裝置100的下表面設有漏極電極31。n⁺型漏極區域4設在漏極電極31之上，與漏極電極31電連接。在n⁺型漏極區域4之上，設有n^－型半導體區域1。

在n^－型半導體區域1的第1區域R1之上，設有p型基體區域2。在p型基體區域2之上，選擇性地設有n⁺型源極區域3。

p型基體區域2以及n⁺型源極區域3在Y方向上設有多個，分別在X方向上延伸。

導電層10的第1部分101設在第1區域R1之上，隔著第1絕緣部21被n^－型半導體區域1包圍。柵極電極12G設在第1部分101之上。柵極電極12G在Y方向上隔著第2絕緣部22而與p型基體區域2面對。

在第1部分101與柵極電極12G之間，設有第3絕緣部23，第1部分101和柵極電極12G在Z方向上離開。

p型基體區域2以及n⁺型源極區域3之上與設在這些區域之上的源極電極32電連接。

在柵極電極12G與源極電極32之間設有絕緣部，柵極電極12G和源極電極32電分離。

如圖5所示，第2部分102以及第3部分103設在n^－型半導體區域1之上，位于第2區域R2之上。第3部分103沿著Z方向設置。第2部分102與第3部分103的Z方向的一端連接，第1部分101與第3部分103的Z方向的另一端連接。

第2部分102的至少一部分連接在源極電極32與第3部分103之間。即，第1部分101與源極電極32經由第2部分102的至少一部分以及第3部分103電連接。如圖5所示，例如，Z方向上的第2部分102的厚度比X方向上的第3部分103的厚度薄。

在對漏極電極31相對于源極電極32施加了正的電壓的狀態下，通過對柵極電極12G施加閾值以上的電壓，MOSFET成為導通狀態。此時，在p型基體區域2的第2絕緣部22附近的區域形成溝道(反型層)。

當MOSFET為截止狀態并且相對于源極電極32的電位對漏極電極31施加正的電位時，耗盡層從第1絕緣部21與n^－型半導體區域1的界面朝向n^－型半導體區域1擴展。這是因為，在柵極電極12G之下，設有與源極電極32連接的第1部分101。通過該從第1絕緣部21與n^－型半導體區域1的界面擴展的耗盡層，能夠提高耐壓。

這里，說明各構成要素的材料的一例。

n⁺型漏極區域4、n^－型半導體區域1、p型基體區域2以及n⁺型源極區域3包含硅、碳化硅、氮化鎵、或鎵砷。

導電層10及12包含多晶硅等導電材料。

導電層10的第1部分101以及第3部分103中，能夠添加磷、砷或銻 等n型雜質、或者硼等p型雜質。

第1絕緣部21～第3絕緣部23包含氧化硅等絕緣材料。

漏極電極31、源極電極32以及柵極電極焊盤33包含鋁等金屬材料。

接著，參照圖6～圖10，說明第1實施方式的半導體裝置的制造方法的一例。

圖6、圖8、圖9以及圖10是表示第1實施方式的半導體裝置100的制造工序的工序剖面圖。

圖7是表示第1實施方式的半導體裝置100的制造工序的工序平面圖。圖6、圖8以及圖10是與圖1的標有A－A′線的位置對應的位置上的工序剖面圖。

圖9是與圖1的標有B－B′線的位置對應的位置上的工序剖面圖。

首先，準備在n⁺型的半導體層4a之上形成了n^－型的半導體層1a的半導體基板。以下，對n⁺型半導體層4a以及n^－型半導體層1a的主成分為硅的情況進行說明。

接著，在n^－型半導體層1a的表面，形成多個溝槽Tr。多個溝槽Tr在Y方向上排列，各個溝槽Tr在X方向上延伸。接著，將n^－型半導體層1a的表面以及溝槽Tr的內壁熱氧化，如圖6(a)所示，形成絕緣層21a。也可以在絕緣層21a之上進一步形成硅氮化層。

接著，在絕緣層21a之上，形成導電層10a。接著，形成將該導電層10a的一部分覆蓋的掩模M1。掩模M1配置在導電層10a之上的、與圖3所示的第2部分102和第3部分103對應的位置。

將此時的情形表示在圖6(b)以及圖7中。另外，圖7中，將形成溝槽Tr的位置用虛線表示。

接著，利用該掩模，通過RIE(Reactive Ion Etching)法，將導電層10a的一部分除去。此時，如圖8(a)所示，進行RIE以使得導電層10a的一部分留在溝槽Tr的內部。通過該工序，形成具有第1部分101～第3部分103的導電層10。

然后，可以在配置有掩模M1的狀態下，使包含p型雜質或n型雜質的層堆積到第1部分101的上表面以及第3部分103的側面。在堆積了包含雜質的層后，通過進行熱處理，使雜質擴散到第1部分101以及第3部 分103中，從而能夠減小這些部分的電阻。

接著，將掩模M1除去，通過將導電層10的表面熱氧化，形成絕緣層23a。接著，將絕緣層21a的一部分除去，使溝槽Tr的側壁的一部分以及n^－型半導體層1a的表面露出。通過將該露出的部分熱氧化，如圖8(b)所示，形成絕緣層22a。絕緣層22a的膜厚例如比絕緣層21a的膜厚薄。

接著，在絕緣層22a之上以及溝槽Tr的內部形成導電層。通過將該導電層回蝕，形成具有柵極布線12W以及多個柵極電極12G的導電層12。

接著，在n^－型半導體層1a的表面將p型雜質以及n型雜質依次進行離子注入，形成p型基體區域2以及n⁺型源極區域3。此時，n^－型半導體層1a中的p型基體區域2以及n⁺型源極區域3以外的部分對應于n^－型半導體區域1。

接著，形成將導電層12覆蓋的絕緣層24a，將絕緣層22a及24a如圖10(a)所示那樣構圖。此時，如圖9所示，在絕緣層24a中還同時形成開口OP1以及開口OP2。通過開口OP1露出第2部分102的一部分，通過開口OP2露出柵極布線12W的一部分。

接著，形成將p型基體區域2、n⁺型源極區域3以及絕緣層24a覆蓋的金屬層。此時，金屬層的一部分設在開口OP1以及OP2的內部，與第2部分102以及柵極布線12W連接。接著，通過將該金屬層構圖，形成源極電極32以及柵極電極焊盤33。

接著，如圖10(b)所示，研磨n⁺型半導體層4a的背面，直到n⁺型半導體層4a成為規定的厚度。通過該工序，形成n⁺型漏極區域4。

然后，通過在n⁺型漏極區域4的背面形成漏極電極31，形成圖1～圖5所示的半導體裝置100。

接著，對本實施方式的作用以及效果進行說明。

根據本實施方式，能夠減小將半導體裝置截止時的漏極電壓的振動的振幅。

關于這一點，更具體地說明。

本實施方式的半導體裝置中，與源極電極32連接的導電層10的一部分設在柵極電極12G之下。該情況下，成為在漏極電極31與源極電極32之間連接有導電層10的電阻R和漏極源極間電容C的狀態。即，成為與 MOSFET并聯地連接有RC緩沖電路的狀態。

在將半導體裝置截止時，由于自感，在漏極電極31產生浪涌電壓。此時，向漏極源極間電容C流過電流，而該電流的大小與電阻R成反比。

這里，本實施方式的半導體裝置中，導電層10具有第2部分102。該第2部分102在X方向上延伸，與在和X方向交叉的方向上延伸的第3部分103連接。并且，經由第2部分102，源極電極32和第3部分103電連接。因此，源極電極32與第3部分103之間的電流路徑在第2部分102中變窄。通過采用這樣的結構，例如與源極電極32和第3部分103不經由第2部分102而直接連接的情況相比，能夠提高源極電極32與第1部分101之間的電阻。

通過提高源極電極32與第1部分101之間的電阻，在將半導體裝置截止時，能夠減小穿過導電層10而在漏極電極31與源極電極32之間流過的電流。因此，根據本實施方式，即使在漏極電極31產生浪涌電壓而產生了漏極電壓的振動的情況下，也能夠抑制其振幅。

此外，本實施方式中，通過提高第3部分103與源極電極32之間的電阻，抑制當浪涌電壓產生時的漏極電壓的振幅。通過采用這樣的結構，能夠不提高第1部分101的電阻以及第3部分103的電阻而使第3部分103與源極電極32之間的電阻較高。

如上所述，當產生了浪涌電壓時，在導電層10中流過電流。因此，第1部分101中的電位上升，第1部分101與漏極電極31之間的電位差變小。若第1部分101與漏極電極31之間的電位差變小，則從第1部分101朝向n^－型半導體區域1擴展的耗盡層收縮，從而半導體裝置的耐壓降低。若耐壓降低，則容易發生雪崩擊穿，因此在源極電極32與漏極電極31之間流過的電流變大，半導體裝置的開關損耗變大。

導電層10中流過電流時的、第1部分101中的電位的上升量，與第1部分101的電阻以及第3部分103的電阻成反比。因為通過使第1部分101以及第3部分103的電阻小，能夠抑制第1部分101中的電壓下降。

如本實施方式那樣，通過在導電層10中設置第2部分102，從而提高第1部分101與源極電極32之間的電阻，由此，能夠抑制半導體裝置的開關損耗的增大，并且使漏極電壓的振幅小。

此外，第1部分101以及第3部分103包含p型雜質或n型雜質，從而能夠使第1部分101以及第3部分103的電阻小。通過使第1部分101以及第3部分103的電阻小，能夠使漏極電壓的振幅小，并且降低半導體裝置的開關損耗。

此時，為了提高源極電極32與第3部分103之間的電阻，第2部分102優選不包含該雜質。或者，優選的是，即使在第2部分102包含雜質的情況下，第2部分102中的雜質濃度也小于第1部分101中的雜質濃度以及第3部分103中的雜質濃度。

另外，也可以是，僅第1部分101以及第3部分103中的某一方包含雜質。第1部分101以及第3部分103的至少某個包含雜質，從而能夠使第1部分101以及第3部分103整體的電阻小。

(第1變形例)

作為導電層10的形狀，除了圖3所示的例子以外，能夠采用各種形狀。

圖11是表示導電層10的其他一例的部分放大平面圖。圖11中，僅將導電層10中的第2部分102附近放大表示。

如圖11(a)所示，導電層10可以在連接部10c與第2部分102之間具有彎曲的部分。

或者，如圖11(b)所示，具有連接部10c的部分的寬度可以寬于第2部分102的寬度。

在任一個結構中，也能夠通過在源極電極32與第3部分103之間連接第2部分102的至少一部分，從而提高源極電極32與第3部分103之間的電阻。

(第2變形例)

圖12是表示導電層10的其他一例的部分放大剖面圖。

圖12中，將導電層10以及12附近放大進行圖示。

如圖12所示，第1部分101除了包含多晶硅的層以外，也可以包含金屬層ML。金屬層ML例如包含鉭、鈦、鈷以及鎳等金屬材料。

金屬層ML能夠通過在加工導電層10a后在形成于溝槽Tr內部的第1部分101之上堆積金屬材料而形成。此時，也可以進一步在第3部分103的側面上形成金屬層。

或者，第1部分101也可以取代金屬層ML而包含被硅化物化的部分。該硅化物部能夠通過在形成于溝槽Tr內部的第1部分101之上堆積金屬材料、并進行熱處理而形成。作為用于形成硅化物部的金屬材料，能夠使用鉭、鈦、鈷以及鎳等。此時，也可以進一步將第3部分103的一部分硅化物化。

由于第1部分101包含金屬層、硅化物層等電阻低的層，從而能夠降低第1部分101整體的電阻。結果，能夠使漏極電壓的振動的振幅小，并且降低半導體裝置的耗電。

(第2實施方式)

利用圖13～圖15，說明第2實施方式的半導體裝置的一例。

圖13及圖14是第2實施方式的半導體裝置200的平面圖。圖15是圖13的A－A′剖面圖。

圖13及圖14中，省略了源極電極32以及柵極電極焊盤33。此外，圖13中，省略了位于導電層12之上的絕緣部。圖4中，省略了導電層12以及位于導電層10之上的絕緣部。

第2實施方式的半導體裝置200，與半導體裝置100相比，導電層10及12的構造不同。

圖13的B－B′剖面中的構造與例如圖1的A－A′剖面中的構造相同。

如圖13所示，導電層12除了柵極布線12W以及柵極電極12G以外，還具有在X方向上延伸的延伸部分12E。

柵極布線12W以及柵極電極12G在Y方向上延伸，延伸部分12E在X方向上延伸。延伸部分12E在Y方向上設有多個，各個延伸部分12E的X方向的端部連接于柵極布線12W。柵極電極12G在X方向以及Y方向上設有多個，各個柵極電極12G的Y方向的端部連接于延伸部分12E。

如圖14所示，導電層10除了第1部分101～第3部分103以外，還具有在X方向上延伸的第4部分104。

第1部分101以及第3部分103在Y方向上延伸，第2部分102以及第4部分104在X方向上延伸。第4部分104在Y方向上設有多個，各個第4部分104的X方向的端部連接于第3部分103。第1部分101在X方向以及Y方向上設有多個，各個第1部分101的Y方向的端部連接于第4 部分104。

如圖15所示，延伸部分12E以及第4部分104設在柵極電極12G以及第1部分101的上方。

本實施方式中，也與第1實施方式同樣地，能夠抑制半導體裝置的開關損耗的增大，并且使漏極電壓的振幅小。

關于以上說明的各實施方式中的、各半導體區域之間的雜質濃度的相對的高低，例如，能夠利用SCM(掃描型靜電電容顯微鏡)進行確認。另外，各半導體區域中的載流子濃度能夠視為與在各半導體區域中活性化了的雜質濃度相等。因而，關于各半導體區域之間的載流子濃度的相對的高低，也能夠利用SCM進行確認。

以上，說明了本發明幾個實施方式，但這些實施方式是作為例子提示的，并不意欲限定發明的范圍。這些新的實施方式能夠以其他各種各樣的形態實施，在不脫離發明主旨的范圍內，能夠進行各種省略、替換、變更。關于實施方式中包含的、例如n⁺型漏極區域4、n^－型半導體區域1、p型基體區域2、n⁺型源極區域3、導電層12、第1絕緣部21、第2絕緣部22、第3絕緣部23、漏極電極31、源極電極32以及柵極電極焊盤33等各要素的具體的結構，本領域技術人員能夠從公知技術中適當選擇。這些實施方式及其變形包含在發明的范圍及主旨中，并且包含在權利要求記載的發明及其等同范圍中。此外，上述的各實施方式能夠相互組合來實施。