一種SOIMOS器件及其制作方法與流程

本發明屬于半導體制造技術領域，涉及一種soimos器件及其制作方法。

背景技術：

soi(silicon-on-insulator)是指絕緣體上硅。soi技術自被發明以來，由于其天然的抗單粒子栓鎖效應、寄生電容小、集成度高、功耗低等特點而應用到半導體制作領域。航天電子元器件由于其較體硅具有抗單粒子效應的優勢而廣泛。

由于航天電子元器件工作環境惡劣，常常受到粒子輻射而導致器件性能影響；其中最常見的是總劑量效應和單粒子效應。由于相對體硅工藝而言，soi器件在頂層硅和襯底之間添加一層box絕緣層，從而徹底地抑制了體硅中容易發生的單粒子栓鎖現象；另外，這box絕緣層，使得單粒子效應產生的電荷數較少而使得soi器件在單粒子效應下情況有所緩解。所以，soi器件的總劑量效應較單粒子效應得到較多關注，也是亟待解決的問題。另一方面，soi器件的浮體效應也是由于box絕緣層而帶來的負面影響。

總劑量效應發生時，粒子提供額外能量，使得絕緣體材料某些電子被電離出來，形成電子空穴對，一部分電子和空穴復合后，還有一部分電子空穴對自由移動。在工藝離子注入、退火、刻蝕等步驟中，使得晶格原子失配造成缺陷；在電場作用下，由于電子遷移率較高，不易受其俘獲，容易從絕緣材料中釋放掉，但空穴較容易被俘獲，在電場作用下向絕緣材料和si材料界面移動，最終形成界面態、固定正電荷；這些電荷使得器件本身閾值電壓、漏電發生變化，這種情況下n型mos管中較為明顯。隨著工藝節點發展，一般認為當柵氧厚度小于3nm時，總劑量造成柵氧中的積累電荷不足以引發閾值電壓、漏電變化，故可以忽略掉。soi器件中絕緣材料只存在柵氧和場氧兩種情況，所以，總劑量效應對soimos器件造成的影響主要通過場氧表現出來。

普通soimos器件由于總劑量效應而引發的漏電可以通過圖1a說明，圖1a中示出了soimos器件的柵區101、源區102及漏區103，其中，場氧與si界面產生的電荷導致側壁漏電和box漏電。圖1a中還示出了部分漏電流ia及ia’。為了更好說明其漏電情況，請參閱圖1b，其顯示為圖1a所示結構的a-a’向剖面圖的一部分，包括源區102、柵氧104、淺溝槽隔離結構105(shallowtrenchinsulation，簡稱sti)及埋氧層106(buriedoxide，簡稱box)；如圖1b所示，側壁漏電大致可以分為柵氧與淺溝槽隔離結構接觸部分、淺溝槽隔離結構、淺溝槽隔離結構與埋氧層接觸部分以及埋氧層接觸部分漏電，簡稱為上邊角、側壁、下邊角以 及box漏電。

為了解決總劑量效應導致mos器件閾值電壓變化以及漏電增加情況，通常使用h型柵結構來進行加固，如圖2a所示：在h柵的兩端形成的重摻雜p型區與柵氧下面的p型體區相連。因為h柵兩端的體接觸區107部分改為重摻雜p型區，而非絕緣體材料，從而抑制總劑量效應帶來的電荷積累，使得漏電減少。請參閱圖2b，顯示為圖2a所示結構的b-b’向剖面圖的一部分，其中，h柵對應的漏電主要為box漏電以及少量的下邊角漏電。雖然h柵可以解決上邊角以及側壁漏電和大部分下邊角漏電問題，但是其box漏電以及少量的下邊角漏電情況仍然存在；并且其器件面積大大增加。

因此，如何提供一種soimos器件及其制作方法，在保證不增加芯片面積的前提下有效抑制soi器件的總劑量效應，成為本領域技術人員亟待解決的一個重要技術問題。

技術實現要素：

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種soimos器件及其制作方法，用于解決現有技術中soimos器件由于總劑量效應導致漏電增加的問題。

為實現上述目的及其他相關目的，本發明提供一種soimos器件，包括背襯底、位于所述背襯底上的絕緣埋層、位于所述絕緣埋層上的有源區以及包圍所述有源區的淺溝槽隔離結構；其中：

所述有源區包括柵區、位于所述柵區下的體區、分別位于所述體區橫向兩端的加固源區和第一導電類型漏區以及位于所述加固源區上部的第一硅化物；

所述加固源區包括重摻雜第一導電類型區、重摻雜第二導電類型區以及淺第一導電類型區，其中，所述重摻雜第二導電類型區包圍所述重摻雜第一導電類型區的縱向兩端及橫向外端，且所述重摻雜第一導電類型區與重摻雜第二導電類型區均與所述第一硅化物相接觸；所述淺第一導電類型區的橫向兩端分別與所述第一硅化物及所述體區上部相接觸。

可選地，所述第一導電類型漏區上部形成有第二硅化物。

可選地，所述柵區上部形成有第三硅化物。

可選地，所述硅化物選自硅化鈷及硅化鈦中的任意一種。

可選地，所述第一導電類型為n型，所述第二導電類型為p型；或者所述第一導電類型為p型，所述第二導電類型為n型。

可選地，所述柵區包括形成于所述體區上的柵介質層以及位于所述柵介質層上的柵極。

可選地，所述柵區周圍設有側墻隔離結構。

可選地，所述重摻雜第二導電類型區還包圍所述重摻雜第一導電類型區的底部。

本發明還提供一種soimos器件的制作方法，包括如下步驟：

s1：提供一自下而上依次包括背襯底、絕緣埋層及頂層硅的soi襯底，在所述頂層硅中制作淺溝槽隔離結構，隔離出有源區；

s2：在所述有源區上制作柵區；

s3：分別定義所述柵區兩側的所述有源區為加固源區及第一導電類型漏區，對所述加固源區及第一導電類型漏區上部進行第一導電類型摻雜，形成淺第一導電類型區，然后在所述柵區周圍形成覆蓋部分所述淺第一導電類型區的側墻隔離結構；

s4：對所述加固源區的縱向中間段的橫向內端進行第一導電類型重摻雜，形成重摻雜第一導電類型區；對所述加固源區的縱向兩端及橫向外端進行第二導電類型重摻雜，形成包圍所述重摻雜第一導電類型區的縱向兩端及橫向外端的重摻雜第二導電類型區；

s5：在所述加固源區上形成金屬層，并熱處理使所述金屬層與其下的si材料反應，生成第一硅化物，所述第一硅化物與所述重摻雜第二導電類型區及所述重摻雜第一導電類型區均相接觸。

可選地，所述步驟s4包括：首先對所述加固源區的縱向中間段的下部進行第二導電類型重摻雜，然后對所述加固源區的縱向中間段的上部的橫向內端進行第一導電類型重摻雜，對所述加固源區的縱向兩端及橫向外端進行第二導電類型重摻雜，其中，經過所述第一導電類型重摻雜的區域構成重摻雜第一導電類型區，各經過所述第二導電類型重摻雜的區域相連，構成重摻雜第二導電類型區，且所述重摻雜第二導電類型區包圍所述重摻雜第一導電類型區的底部、縱向兩端及橫向外端。

可選地，于所述步驟s4中，對所述加固源區的縱向中間段的下部進行第二導電類型重摻雜包括：采用一道在所述加固源區的縱向中間段設有開口的掩膜版，經由該掩膜版垂直地進行重摻雜第二導電類型離子注入。

可選地，所述第二導電類型離子的注入濃度范圍是1e15-9e15/cm²。

可選地，于所述步驟s4中，對所述加固源區的縱向中間段的橫向內端進行第一導電類型重摻雜時，同時對所述第一導電類型漏區未被所述側墻隔離結構覆蓋的區域進行第一導電類型重摻雜。

可選地，于所述步驟s5中，所述熱處理的溫度范圍是700-900℃，時間為50-70秒。

可選地，于所述步驟s5中，分別在第一導電類型漏區上部及所述柵區上部形成第二硅化物及第三硅化物。

如上所述，本發明的soimos器件及其制作方法，具有以下有益效果：所述soimos器件的源區采用加固源區，其結構由中間部分的重摻雜第一導電類型區、從縱向兩端及橫向 外端包圍所述重摻雜第一導電類型區的重摻雜第二導電類型區以及淺第一導電類型區組成，這種加固源區在不增加器件的面積的情況下可有效抑制soi器件的總劑量效應導致的box漏電、上下邊角漏電及側壁漏電。并且本發明在有效抑制總劑量效應的同時，還可以抑制浮體效應。本發明消除了傳統抗總劑量加固結構增加芯片面積以及無法全面抑制總劑量效應的缺點，且本發明還具有制造工藝簡單、與常規cmos工藝相兼容等優點。

附圖說明

圖1a顯示為現有技術中普通soimos器件的俯視結構圖。

圖1b顯示為圖1a所示結構的a-a’向剖面圖。

圖2a顯示為現有技術中的h柵soimos器件的俯視結構圖。

圖2b顯示為圖2a所示結構的b-b’向剖面圖。

圖3a顯示為本發明的soimos器件的俯視結構圖。

圖3b-圖3d分別顯示為圖3a所示結構的c-c’向、d-d’向及e-e’向剖面圖。

圖4a-圖4b分別顯示為于另一實施例中圖3a所示結構的c-c’向及e-e’向剖面圖。

圖5a-圖5g顯示為本發明的soimos器件的制作方法中各步驟所呈現的剖面結構圖。

圖6a-圖6c顯示為本發明的soimos器件的制作方法于另一實施例中部分步驟所呈現的剖面結構圖。

元件標號說明

101柵區

102源區

103漏區

104柵氧

105淺溝槽隔離結構

106埋氧層

107體接觸區

201柵區

2011柵介質層

2012柵極

202加固源區

2021重摻雜第一導電類型區

2022重摻雜第二導電類型區

2023淺第一導電類型區

203第一導電類型漏區

204背襯底

205絕緣埋層

206淺溝槽隔離結構

207體區

208第一硅化物

209側墻隔離結構

210第二硅化物

211第三硅化物

具體實施方式

以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。

請參閱圖3a至圖6c。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。

實施例一

本發明提供一種soimos器件，請參閱圖3a至圖3d，分別顯示為所述soimos器件的俯視圖及c-c’向、d-d’向、e-e’向剖面圖。如圖所示，該soimos器件包括背襯底204、位于所述背襯底204上的絕緣埋層205、位于所述絕緣埋層205上的有源區以及包圍所述有源區的淺溝槽隔離結構206；其中：

所述有源區包括柵區201、位于所述柵區201下的體區207、分別位于所述體區207橫向兩端的加固源區202和第一導電類型漏區203以及位于所述加固源區202上部的第一硅化物208。本實施例中，所述第一導電類型以n型為例，相應的，下面所述第二導電類型為p型，當然，在另一實施例中，反之亦然。

需要指出的是，為了清楚顯示各重摻雜區之間的相對位置關系，圖3a中未示出淺溝槽隔離結構206及所述第一硅化物208。

具體的，所述背襯底204包括但不限于si、ge等常規半導體襯底，且可具有一定類型的摻雜。本實施例中，所述背襯底204采用第二導電類型si襯底，所述絕緣埋層205采用二氧化硅。

所述柵區201包括形成于所述體區207上的柵介質層211以及位于所述柵介質層2011上的柵極2012。作為示例，所述柵極2012采用多晶硅材料，且所述柵區201周圍設有側墻隔離結構209。所述側墻隔離結構209將所述淺第一導電類型區2023及所述第一導電類型漏區203中的淺第一導電類型區(未標號)部分覆蓋。

所述第一硅化物208的材料包括但不限于硅化鈷、硅化鈦等導電硅化物，其與所述重摻雜第一導電類型區2021及重摻雜第二導電類型區2022形成歐姆接觸。作為示例，所述第一導電類型漏區203上部還形成有第二硅化物210，所述柵區201上部還形成有第三硅化物211，用于降低漏極及柵極與引出電極之間的接觸電阻。

特別的，本發明中，所述加固源區202包括重摻雜第一導電類型區2021、重摻雜第二導電類型區2022以及淺第一導電類型區2023，其中，所述重摻雜第二導電類型區2022包圍所述重摻雜第一導電類型區2021的縱向兩端及橫向外端，且所述重摻雜第一導電類型區2021與重摻雜第二導電類型區2022均與所述第一硅化物208相接觸；所述淺第一導電類型區2023的橫向兩端分別與所述第一硅化物208及所述體區207上部相接觸。

需要指出的是，本發明中所述“橫向內端”、“橫向外端”是相對于所述體區207而言，所述加固源區靠近所述體區207的一側稱為“內端”，所述加固源區遠離所述體區207的一側稱為“外端”。

本發明的soimos器件中，所述soimos器件的源區采用加固源區，其結構由中間部分的重摻雜第一導電類型區2021、從縱向兩端及橫向外端包圍所述重摻雜第一導電類型區2021的重摻雜第二導電類型區2022以及淺第一導電類型區2023組成。由于所述重摻雜第二導電類型區2022與加固源區底部的部分絕緣埋層205相接觸，并與所述淺溝槽隔離結構206相接觸，可有效阻斷box與si材料界面、淺溝槽隔離結構與si材料界面的漏電通道，從而有效抑制soi器件的總劑量效應導致的box漏電、上下邊角漏電及側壁漏電，消除了傳統抗總劑量加固結構增加芯片面積以及無法有效抑制總劑量效應的缺點。

此外，本發明中，所述第一硅化物208不僅可以降低接觸電阻，還可以將所述重摻雜第二導電類型區2022連接至低電平，由于所述重摻雜第二導電類型區2022與所述體區207接觸，使得體區積累的空穴得以釋放，從而使得本發明的soimos器件在有效抑制總劑量效應 的同時，還可以有效抑制浮體效應。并且，位于所述重摻雜第一導電類型區2021橫向外端的重摻雜第二導電類型區將位于所述重摻雜第一導電類型區2021縱向兩端的重摻雜第二導電類型區并聯，相對于僅在所述重摻雜第一導電類型區2021縱向兩端具有重摻雜第二導電類型區的方案，本發明可以進一步降低體接觸電阻，更有效地抑制浮體效應。

實施例二

本實施例與實施例一采用基本相同的技術方案，不同之處在于，于實施例一中，所述重摻雜第二導電類型區2022包圍所述重摻雜第一導電類型區2021的縱向兩端及橫向外端，所述重摻雜第一導電類型區2021的底部仍與box接觸，仍可能發生少許漏電。而本實施例中，所述重摻雜第二導電類型區2022除了包圍所述重摻雜第一導電類型區2021的縱向兩端及橫向外端，還進一步包圍所述重摻雜第一導電類型區2021的底部。

如圖4a及圖4b所示，顯示為本實施例中圖3a所示結構的c-c’向及e-e’向剖面圖。由于所述重摻雜第二導電類型區2022同時包圍所述重摻雜第一導電類型區2021的縱向兩端、橫向外端及底部，可以更為全面地抑制soi器件的總劑量效應導致的box漏電、上下邊角漏電及側壁漏電。

實施例三

本發明還提供一種soimos器件的制作方法，包括如下步驟：

首先執行步驟s1：如圖5a所示，提供一自下而上依次包括背襯底204、絕緣埋層205及頂層硅的soi襯底，在所述頂層硅中制作淺溝槽隔離結構206，隔離出有源區。

作為示例，所述背襯底204及所述頂層硅均采用p型si。

然后執行步驟s2：如圖5b所示，在所述有源區上制作柵區201。

具體的，所述柵區201包括柵介質層211以及位于所述柵介質層2011上的柵極2012。本實施例中，所述柵極2012采用多晶硅材料。

接著執行步驟s3：如圖5c所示，分別定義所述柵區兩側的所述有源區為加固源區及第一導電類型漏區，對所述加固源區及第一導電類型漏區上部進行第一導電類型摻雜，形成淺第一導電類型區。此處，所述第一導電類型為n型，相應的，下面所述第二導電類型為p型；當然在其它實施例中，反之亦然。

如圖5d所示，然后在所述柵區201周圍形成覆蓋部分所述淺第一導電類型區的側墻隔離結構209。

再執行步驟s4：如圖5e所示，通過離子注入的方法對所述加固源區的縱向中間段的橫 向內端進行第一導電類型重摻雜，形成重摻雜第一導電類型區2021。

本實施例中，對所述加固源區的縱向中間段的橫向內端進行第一導電類型重摻雜時，同時對所述第一導電類型漏區未被所述側墻隔離結構209覆蓋的區域進行第一導電類型重摻雜，以得到所述第一導電類型漏區203。

如圖5f及圖5g所示，通過離子注入的方法，再對所述加固源區的縱向兩端及橫向外端進行第二導電類型重摻雜，形成包圍所述重摻雜第一導電類型區2021的縱向兩端及橫向外端的重摻雜第二導電類型區2022。所述重摻雜第一導電類型區2021、所述重摻雜第二導電類型區2022及所述淺第一導電類型區2023共同構成所述加固源區202，所述第一導電類型漏區203與所述加固源區202之間的有源區構成體區207。圖3a示出了所述加固源區202、柵區201及第一導電類型漏區203的俯視圖。

最后執行步驟s5：如圖3b及3c所示，在所述加固源區202上形成金屬層，并熱處理使所述金屬層與其下的si材料反應，生成第一硅化物208，所述第一硅化物208與所述重摻雜第二導電類型區2022及所述重摻雜第一導電類型區2021均相接觸。

具體的，所述金屬層的材料包括但不限于co、ti等材料，從而得到硅化鈷或硅化鈦等導電金屬硅化物。作為示例，所述熱處理采用爐管退火工藝，所述熱處理的溫度范圍是700-900℃，時間為50-70秒，本步驟中，還分別在第一導電類型漏區203上部及所述柵區201上部形成第二硅化物210及第三硅化物211，以降低所述第一導電類型漏區203及所述柵極2012與金屬電極之間的接觸電阻。

本步驟中，在所述重摻雜第一導電類型區2021的縱向兩端及橫向外端形成了與所述絕緣埋層205及所述淺溝槽隔離結構206相接觸的重摻雜第二導電類型層2022，所述重摻雜第二導電類型層2022可有效阻斷box與si材料界面、淺溝槽隔離結構與si材料界面的漏電通道，從而有效抑制soi器件的總劑量效應導致的box漏電、上下邊角漏電及側壁漏電，消除了傳統抗總劑量加固結構增加芯片面積以及無法有效抑制總劑量效應的缺點。

此外，由于所述重摻雜第二導電類型區2022還與所述體區207接觸，使得體區積累的空穴也得以釋放，從而使得本發明的soimos器件在有效抑制總劑量效應的同時，還可以有效抑制浮體效應。并且，位于所述重摻雜第一導電類型區2021橫向外端的重摻雜第二導電類型區將位于所述重摻雜第一導電類型區2021縱向兩端的重摻雜第二導電類型區并聯，相對于僅在所述重摻雜第一導電類型區2021縱向兩端具有重摻雜第二導電類型區的方案，本發明可以進一步降低體接觸電阻，更有效地抑制浮體效應。

實施例四

本實施例與實施例三采用基本相同的技術方案，不同之處在于，實施例三制作的soimos器件中，所述重摻雜第二導電類型區2022包圍所述重摻雜第一導電類型區2021的縱向兩端及橫向外端，所述重摻雜第一導電類型區2021的底部仍與box接觸，仍可能發生少許漏電。而本實施例制作的soimos器件中，所述重摻雜第二導電類型區2022除了包圍所述重摻雜第一導電類型區2021的縱向兩端及橫向外端，還進一步包圍所述重摻雜第一導電類型區2021的底部。

如圖5a至圖5d所示，首先執行與實施例三基本相同的步驟s1、步驟s2及步驟s3。

再執行新的步驟s4：如圖6a所示，首先對所述加固源區的縱向中間段的下部進行第二導電類型重摻雜。

具體的，采用一道在所述加固源區縱向中間段設有開口的掩膜版，經由該掩膜版垂直地進行重摻雜第二導電類型離子注入。所述第二導電類型離子的注入濃度范圍是1e15-9e15/cm²，本實施例中，所述第二導電類型離子的注入濃度采用3e15/cm²。

如圖6b所示，然后對所述加固源區的縱向中間段的上部的橫向內端進行第一導電類型重摻雜，形成重摻雜第一導電類型區2021。

如圖6c及5g所示，再對所述加固源區的縱向兩端及橫向外端進行第二導電類型重摻雜，其中，各經過所述第二導電類型重摻雜的區域相連，構成重摻雜第二導電類型區2022，且所述重摻雜第二導電類型區2022包圍所述重摻雜第一導電類型區2021的底部、縱向兩端及橫向外端。

最后執行新的步驟s5：如圖4a及4b所示，在所述加固源區202上形成金屬層，并熱處理使所述金屬層與其下的si材料反應，生成第一硅化物208，所述第一硅化物208與所述重摻雜第二導電類型區2022及所述重摻雜第一導電類型區2021均相接觸。

具體的，所述金屬層的材料包括但不限于co、ti等材料，從而得到硅化鈷或硅化鈦等導電金屬硅化物。作為示例，所述熱處理采用爐管退火工藝，所述熱處理的溫度范圍是700-900℃，時間為50-70秒，本步驟中，還分別在第一導電類型漏區203上部及所述柵區201上部形成第二硅化物210及第三硅化物211，以降低所述第一導電類型漏區203及所述柵極2012與金屬電極之間的接觸電阻。

本實施例中，由于所述重摻雜第二導電類型區2022同時包圍所述重摻雜第一導電類型區2021的縱向兩端、橫向外端及底部，可以更為全面地抑制soi器件的總劑量效應導致的box漏電、上下邊角漏電及側壁漏電。

綜上所述，本發明的soimos器件及其制作方法，具有以下有益效果：所述soimos 器件的源區采用加固源區，其結構由中上部分的重摻雜第一導電類型區、從縱向兩端及底部包圍所述重摻雜第一導電類型區的重摻雜第二導電類型區以及淺第一導電類型區組成，這種加固源區在不增加器件的面積的情況下可有效抑制soi器件的總劑量效應導致的box漏電、上下邊角漏電及側壁漏電。并且本發明在有效抑制總劑量效應的同時，還可以抑制浮體效應。本發明消除了傳統抗總劑量加固結構增加芯片面積以及無法全面抑制總劑量效應的缺點，且本發明還具有制造工藝簡單、與常規cmos工藝相兼容等優點。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。

上述實施例僅例示性說明本發明的原理及其功效，而非用于限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。