具有改進的非鉗位感應開關抗擾性的晶體管結構的制作方法

在DC-DC電源中，功率/控制MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導體場效應晶體管)的優化需要最小化的傳導損耗和開關損耗。例如，LDMOS(橫向擴散MOSFET)器件在歷史上已經用于在高頻時要求非常低的開關損耗的RF(射頻)應用中。

半導體工業將功率MOSFET的耐用性定義為當經受非鉗位感應開關(unclamped inductive switching，UIS)時承受雪崩電流的能力。對于功率開關應用，在每個電路中都不能避免電感。也就是說，在UIS事件中，電路中通過功率MOSFET關斷的電感將繼續推動電流通過功率MOSFET。這會導致在晶體管兩端存在高電壓，這反過來又會導致功率MOSFET的失效，例如雪崩擊穿和高溫。因此，這種非鉗位感應開關事件仍然是功率MOSFET耐用性的最關鍵的挑戰之一。

電感的關鍵特性之一是在接通過程期間它會從電路吸收能量，并在關斷過程期間將能量釋放到電路中。例如，每當通過電感的電流被快速關斷時，磁場感應反電磁力(counter electromagnetic force，EMF)，其可以在相應的開關兩端建立驚人的高電位。當這種UIS事件發生時，由于沒有鉗位器件來接收存儲在電感中的能量，這種巨大能量不得不由功率MOSFET器件消耗或失效。也就是說，當晶體管用作開關時，該感應電勢的全部累積可能遠遠超過晶體管的額定擊穿電壓，或導致瞬時芯片溫度達到臨界值。在任一情況下，在不受控的UIS事件中的功率MOSFET將經歷災難性失效。

因此，功率MOSFET器件必須在UIS事件結束后再次幸存(survive)并像往常一樣工作。對于更快的功率開關，例如在RF應用中，UIS抗擾性變得更具挑戰性和重要性。

技術實現要素：

在本發明的實施例中，描述了半導體晶體管結構。該結構包括襯底和與襯底相鄰的外延層。襯底和外延層都具有第一導電類型。柵極結構位于外延層上方。兩者都具有第二導電類型的漏區和源區位于外延層內，使得在外延層中的源區和漏區之間形成溝道。溝道至少部分地布置在柵極結構下方。第一導電類型的體結構位于外延層內，其中體結構至少部分地形成于柵極結構下方并且在源區下方橫向延伸。外延層的摻雜少于體結構。導電溝槽狀饋通元件穿過所述外延層并接觸所述第一導電類型襯底，穿過并接觸所述第二導電類型源區。第一導電類型的槽區形成于源區下方，并且橫向靠近并接觸體結構，還接觸溝槽狀饋通元件。

在本發明的其他實施例中，描述了一種半導體晶體管結構。該結構包括襯底和與襯底相鄰的外延層。襯底和外延層都具有第一導電類型。柵極結構位于外延層上方。兩者都具有第二導電類型的漏區和源區位于外延層內，使得在外延層中的源區和漏區之間形成溝道。溝道至少部分地布置在柵極結構下方。漏區包括可接近漏極接觸并且與柵極結構分隔開的第一區域。漏區還包括第二區域，其至少部分地位于外延層內的第一區域下方。第二區域的摻雜少于第一區域。此外，第二區域至少部分地延伸到柵極結構下方。第二區域與柵極結構的邊緣內粗略對準。第一導電類型的鉗位區位于第一區域下方，使得第二區域夾在第一區域和鉗位區之間。

在其他實施例中，描述了用于制造半導體結構的方法。該方法包括提供襯底，以及形成與襯底相鄰的外延層。襯底和外延層都具有第一導電類型。該方法包括形成位于外延層上方的柵極結構。該方法包括在外延層內形成漏區和源區，使得溝道被布置在漏區和源區之間并且至少部分地在柵極結構下方。漏區和源區具有第二導電類型。該方法包括在外延層內形成具有第一導電類型的體結構，其中該體結構至少部分地形成于柵極結構下方并且在源區下方橫向延伸。該方法包括在源區下方并且橫向靠近并接觸體結構形成槽區，其中槽區包括第一導電類型。

在閱讀了在各個附圖中示出的實施例的以下詳細描述之后，本領域普通技術人員將認識到本公開的各個實施例的這些和其他目的和優點。

附圖說明

并入本說明書中并且形成本說明書的一部分的附圖示出了本公開的實施例，其中相同的附圖標記描述相同的元件，并且與描述一起用于解釋本公開的原理。

圖1A是根據本公開的一個實施例的功率MOSFET的截面圖，該功率MOSFET包括位于源區下方的、被配置為減小跨MOSFET的p型區的橫向電阻的p型槽區。

圖1B是根據本公開的一個實施例的功率MOSFET的截面圖，該功率MOSFET包括位于源區下方的、被配置為減小跨MOSFET的p型區的橫向電阻的p型第一和第二槽區。

圖1C和1D是根據本公開的實施例的功率MOSFET的截面圖，每個功率MOSFET包括位于漏區和LDD(輕摻雜漏極)區下方的、被配置為鉗位漏源極結兩端電壓的p型鉗位區。

圖2是根據本公開的一個實施例的、示出圖1A-D所描述的功率MOSFET的器件UIS抗擾性結果的圖表。

圖3是根據本公開的一個實施例的、示出用于制造功率MOSFET的方法的流程圖，該功率MOSFET包括位于源區下方的p型槽區，該p型槽區被配置為減小跨MOSFET的p型區的橫向電阻。

圖4A-I是根據本公開的實施例的、示出功率MOSFET器件的元件的截面圖，該元件被配置用于各個制造階段的改進的UIS抗擾性。

具體實施方式

現在將詳細參考本公開的多個實施例，其示例在附圖中示出。雖然結合這些實施例進行描述，但是應當理解的是，它們并不意圖將本公開限制為這些實施例。相反，本公開意圖覆蓋可以包括在由所附權利要求所限定的本公開的精神和范圍內的替代、修改和等同物。此外，在本公開的以下詳細描述中，闡述了許多具體細節以便提供對本公開的透徹理解。然而，應當理解的是，本公開可以在沒有這些具體細節的情況下被實踐。在其他情況下，沒有詳細描述公知的方法、過程、組件和電路，以免不必要地模糊本公開的方面。

在本發明的以下詳細描述中，闡述了許多具體細節以便提供對本發明的透徹理解。然而，本領域技術人員將認識到的是，可以在沒有這些具體細節或采用其等同物的情況下實踐本發明。在其他情況下，沒有詳細描述公知的方法、過程、組件和電路，以免不必要地模糊本發明的發明點。

以下詳細描述的一些部分按照用于制造半導體器件的操作的過程、邏輯塊、工藝和其他符號表示來介紹。這些描述和表示是半導體器件制造領域的技術人員用來將其工作的實質最有效地傳達給本領域其他技術人員的手段。在本申請中，過程、邏輯塊、工藝等被認為是導致預期結果的步驟或指令的自相一致的序列。這些步驟是需要物理量的物理操縱的那些步驟。然而，應當記住的是，所有這些和類似的術語將與適當的物理量相關聯，并且僅僅是應用于這些量的方便標記。應當理解的是，除非特別聲明，否則在以下討論中顯而易見的是，貫穿本申請的討論使用諸如“形成”、“執行”、“提供”、“延伸”、“沉積”、“蝕刻”或類似的術語，是指半導體器件制造的動作和工藝。

如本發明所使用的，字母“n”是指n型摻雜劑，字母“p”是指p型摻雜劑。一個或多個加號“+”或一個或多個減號“-”分別用于表示相對高或相對低的摻雜劑濃度。

術語“溝道”在本發明中以可接受的方式使用。也就是說，電流在源極連接到漏極連接之間的溝道中的場效應晶體管(FET)內移動。溝道可以由n型或p型半導體材料制成；因此，FET被指定為n溝道或p溝道器件。

盡管整個申請中在n溝道器件的上下文中進行了描述，但是根據本發明的實施例并不限于此。也就是說，本發明所描述的特征可以用在p溝道器件中。因此，通過用相應的p型摻雜劑和材料替代n型摻雜劑和材料，描述可以容易地映射到p溝道器件，反之亦然。

通常在UIS事件期間，功率MOSFET器件工作于雪崩模式，其中器件的漏極到源極的p-n結被擊穿，并且電感中累積的功率將被雪崩電流耗散。這個雪崩電流將最終下降到零，使得器件將恢復到正常狀態并像平常一樣正常工作，除非寄生雙極晶體管被觸發。一旦寄生雙極晶體管在UIS事件期間導通，雪崩電流將非常快速地上升，器件兩端的電壓將下降到雪崩擊穿電壓以下，并且功耗將加熱器件至超過其熔點，使器件物理燒壞并失效。本發明的實施例被配置為通過促進通過器件的不同雪崩電流路徑，同時防止寄生雙極晶體管導通來幸存于(survive)UIS事件。

圖1A-D是能夠改進UIS抗擾性的變化配置的功率MOSFET 100A-D的截面圖。也就是說，圖1A-D中的每一個包括獨特特征結合其他共同特征，所述其它共同特征在UIS事件期間促進一個或多個雪崩電流路徑。下面描述功率MOSFET 100A-D中所示的共同特征。圖1A-D中所示的相同特征通過類似的編號來標識，并且因此在每個MOSFET 100A-D中執行類似的功能。

圖1A-D中所示的功率MOSFET 100A-D是橫向擴散MOSFET(LDMOS)器件。具體地，LDMOS結構將源區連接到襯底并且還連接到柵極屏蔽。此外，金屬饋通(例如，鎢)接觸柵極屏蔽、n+源區和p+襯底。圖1A-D所示的鎢饋通LDMOS器件適用于低功耗的RF應用，以及改進的UIS事件抗擾性。

具體地，外延層106在重摻雜襯底102上生長。外延層106和襯底102兩者都是第一導電類型。例如，如圖1A-D所示，在重摻雜(例如p++)襯底102上生長p型外延層106。外延層106可以包括附加的結構、層或區。

柵極結構115位于外延層106上方。例如，柵極結構115包括WSix(硅化鎢)層117和多晶硅層118。如圖所示，柵極結構115形成于柵極氧化物層112上，使得多晶硅層118夾在柵極氧化物層112和硅化鎢層117之間。

在外延層106內形成兩者都是第二導電類型的漏區108和源區104。例如，在MOSFET 100A-D中形成n+漏區108和n+源區n+104。在操作期間，在外延層106中的源區104和漏區108之間形成溝道。溝道至少部分地布置在柵極結構115下方。如圖所示，外延層106和襯底層102通過反向偏置結和MOSFET溝道與漏極接觸122隔離。

此外，漏區108下面的附加注入用于形成第二導電類型的輕摻雜區。例如，n型輕摻雜(n-LDD)區111從柵極結構115下方至少部分地橫向延伸到漏區108。然后，在一個實施例中，LDD區111的摻雜少于第一漏區108。

如圖1A-D所示，源區104與柵極結構115的邊緣粗略對準。在一個實施例中，源區104在外延層106中的柵極結構115下方橫向延伸。

為了改善通過溝道的電流，接下來可以執行附加的注入(未示出)以選擇性地增強外延濃度。例如，在外延層106內形成第一導電類型的體結構109。外延層106的摻雜少于體結構。例如，p型體結構109至少部分地形成在外延層106內的柵極結構115下方。p型體結構109也在源區104下方延伸。

其他共同特征包括氧化物層112，其與柵極結構115下方的柵極氧化物112組合形成。也就是說，氧化物層112被形成為在側面和上方圍繞柵極結構115。

此外，柵極屏蔽114形成于氧化物層112上。如圖所示，柵極屏蔽114形成于氧化物層112上。此外，柵極屏蔽114與源區104接觸，并且通過鈦/氮化鈦(TI/TIN)阻擋層121連接到源極-襯底饋通電極120，以減小器件的柵極結構115和漏區108之間的電場。柵極屏蔽114與漏極接觸122隔離。阻擋層121給饋通元件120的內部做襯里(line)。為了良好的高頻性能和增強的擊穿電壓特性，通過將柵極屏蔽局部連接到源區104，柵極屏蔽電阻低。所示的柵極屏蔽114由重摻雜多晶硅組成。

此外，在柵極屏蔽114和氧化物層112的某些部分的上方形成TEOS層116。TEOS層116還接觸TI/TIN阻擋層121。此外，在TEOS層116上形成低溫氧化物(LTO)層124。如圖所示，LTO層124形成于饋通元件120和TEOS層116的表面上。此外，硼磷硅酸鹽玻璃(BPSG)層126形成于LTO層124上。

形成阻擋層152，其給用于漏極接觸122的溝槽做襯里(line)，并且在BPSG層126的表面延伸。在一個實施例中，阻擋層152包括Ti層和TiN層。用鎢填充溝槽以形成漏極接觸122。

在一個實施例中，漏極接觸122和源極-襯底饋通元件120用鎢填充。鎢提供與硅的更好的熱系數匹配和在摻雜硅的形成上的更低電阻。

在阻擋層152上形成金屬層130。金屬層130接觸漏極接觸122。例如，金屬層130包括單獨或組合的鈦層和鋁層。因此，饋通元件120通過LTO層124和BPSG層126與金屬層130分離。

通過向柵極結構115施加電勢來操作MOSFET器件100A-D，以完成電路，該電路包括但不限于源極接觸(未示出)、源區104、漏區108以及外延層106、襯底層102、漏極接觸122和饋通元件120中的結構。

當切換到關斷狀態時，MOSFET器件100A-D產生兩個雪崩電流路徑——橫向電流路徑和垂直電流路徑。圖1A-B中的MOSFET 100A和100B促進不導通該器件的n-p-n結的橫向電流路徑，而圖lC-D中的MOSFET100C和100D促進垂直電流路徑。

現在參考圖1A，橫向電流被促進，其避開了源區104，從而避免在UIS事件期間導通寄生雙極n-p-n(漏極-體-源極)晶體管。橫向雪崩電流被產生，其當被適當地控制時，被配置為耗散存儲在電感器中的累積的功率。通過在MOSFET 100A中的p型區的適當配置，橫向雪崩電流被控制，使得寄生雙極晶體管不導通。然而，如果寄生雙極晶體管在漏極到源極之間導通，則橫向雪崩電流將迅速尖峰化，并加熱器件至超過其熔點。此外，如果寄生雙極晶體管導通，在UIS事件期間電壓將崩潰到擊穿電壓以下，并且器件將不能滿足規范要求。本發明的實施例通過減小跨源區104下方的p型區的電阻來控制橫向雪崩電流。

因此，功率MOSFET 100A被配置為減小體區109的電阻，或者以另一種方式減小器件的橫向電阻。這促進了通過體區的受控橫向電流，其不導通與源區一起形成的n-p-n結，從而在UIS事件期間的關鍵階段將電壓保持在擊穿電壓之上。具體地，通過形成額外的p型摻雜區域(例如圖1A的槽區170)來實現體區109電阻的減小。

具體地，圖1A是根據本公開的一個實施例的功率MOSFET 100A的截面圖，其包括形成在源區下方并且橫向靠近并接觸體結構的第一導電類型的第一槽區170。在圖1A中，第一槽區170示出為p型，并且位于源區104下方。第一p型槽區170被配置為減小MOSFET 100A的p型區(例如，p型體109、p型槽-1 170和外延層106)上的橫向電阻。通過第一槽區170p型體的電阻的減小促進了從漏區108開始并沿著n-LDD區111前進、通過p型體109和第一槽區170、通過饋通元件120并離開襯底102的橫向雪崩電流路徑。導電的溝槽狀饋通元件120穿過外延層106并接觸第一導電類型的襯底102，并且還接觸第二導電類型的源區104。在一個實施例中，TiTiN阻擋層121位于饋通元件120附近。注意到，雪崩電流路徑避開了源區104，從而保持寄生雙極晶體管的n-p-n結處于截止狀態。

在一個實施例中，高摻雜的第一槽區170至少部分地形成于源區104下方，并且橫向靠近并接觸體結構109。此外，第一槽區170靠近并接觸阻擋層121和饋通元件120。也就是說，阻擋層121和饋通元件120被視為一個結構。在一個實施例中，體結構109的摻雜少于第一槽區170。在其他實施例中，第一槽區170在源極104下方橫向延伸并且進一步在柵極結構115下方延伸。

現在轉到圖1B，根據本公開的一個實施例，在包括具有第一導電類型的第一槽區170和第二槽區175的功率MOSFET 100B的截面圖中示出了功率MOSFET的跨p型區的橫向電阻的進一步減小。附加的第二槽區175進一步減小了位于源區104下方的體區109的電阻。以這種方式，第二槽區175促進了通過體區的受控橫向電流，其不導通與源區形成的n-p-n結，這在UIS事件期間的關鍵階段保持電壓高于擊穿電壓。

如圖1B所示，p型第二槽區175至少部分地形成在第一槽區170的下方，并且還形成為靠近并接觸饋通元件120和阻擋層121。此外，第二槽區175以接觸襯底102的方式形成，或換句話說，槽區175被配置為一直到達p型緩沖區或襯底層102。在一些實施例中，第一槽區170和第二槽區橫向延伸到源區104下方的p型外延層106中，并且進一步延伸到柵極結構115下方。

在一個實施例中，第二槽區175的摻雜少于第一槽區170。此外，p型體結構109的摻雜少于第一槽區170和第二槽區175中的每一個。通過第一和第二槽區170和175p型體109的電阻降低，分別促進了從漏區108開始并沿著n-LDD區111前進、通過p型體109、第一槽區170、第二槽區175，通過饋通元件120并離開襯底102的橫向雪崩電流路徑。注意，雪崩電流避開了源區104，從而保持寄生雙極晶體管的n-p-n結處于截止狀態。

圖1C和1D是根據本公開的實施例的功率MOSFET 100C和100D的截面圖，每個功率MOSFET包括在漏區下方的第一導電類型的鉗位區和被配置為鉗位跨漏源極結的電壓的LDD區。MOSFET 100C和100D被配置為在UIS事件期間促進垂直雪崩電流路徑。更具體地，在相應MOSFET中的垂直電流路徑上的電流的增加能夠減少在橫向雪崩電流路徑中流動的電流的總量。減小橫向路徑中的電流進一步確保了與源區104形成的寄生雙極n-p-n晶體管在UIS事件期間保持在關斷狀態。

在UIS事件期間，MOSFET器件中的兩個位置發生具有高電場。在由箭頭195指示的區域中產生的電場促進跨與柵極結構115形成的p-n結的橫向雪崩電流。在由箭頭190指示的區域中產生的電場促進跨在n-LDD 111和p型外延層106之間形成的p-n結的垂直雪崩電流。本發明的實施例通過增加跨由箭頭190指示的區域中的p-n結的電場來促進垂直雪崩電流超過橫向雪崩電流場。例如，橫向雪崩電流和垂直雪崩電流之間的電流比與由箭頭190和195指示的兩個位置處的電場比相關。支持由箭頭190指示的區域的電場比由箭頭195指示的區域的電場更高，促進了比相應的橫向雪崩電流更高的垂直雪崩電流。

圖1C的MOSFET 100C被配置為通過在與UIS事件期間的最大垂直電場相比時降低最大橫向電場來減小橫向雪崩電流。這通過鉗位漏極到源極的結來實現。具體來說，第一導電類型的較高摻雜鉗位區180(鉗位A)位于漏極下方。

如圖1C所示，漏極包括可接近(accessible)漏極接觸122的第一漏區108。第一漏區108與柵極結構115分隔開。漏極還包括摻雜少于第一漏區108的第二漏區(n-LDD 111)。第二漏區111位于外延層106內的第一漏區下方。第二漏區111至少部分地延伸到柵極結構115下方。

在圖1C中，鉗位區180為p型并位于第一漏區108下方，使得第二漏區(n-LDD 111)將第一漏區108和鉗位區180分離。在一個實施例中，p型外延層106的摻雜少于p型鉗位區180。鉗位區180形成于外延層106內。在一個實施例中，鉗位區180與第一漏區108的邊緣粗略對準。因此，鉗位區180被配置為相比MOSFET 100C中橫向電場增加垂直電場。以這種方式，促進從第一漏區108開始并前進通過n-LDD區111、通過鉗位區180、通過外延層106并到達襯底102的垂直雪崩電流路徑。

圖1D的MOSFET 100D還被配置為通過在與UIS事件期間的最大垂直電場相比時降低最大橫向電場來減小橫向雪崩電流。這也通過鉗位漏極到源極結來實現。具體地，第一導電類型的較高摻雜鉗位區185(鉗位B)位于漏極下方。圖1D的鉗位區185比圖1C的鉗位區180更橫向地延伸。也就是說，鉗位區185從第一漏區108朝向外延層106中的柵極結構115更橫向地延伸。

在圖1D中，n型鉗位區185位于第二漏區111之下。因此，第二漏區(n-LDD 111)夾在第一漏區108和鉗位區185之間。鉗位區185形成于外延層106內。在一個實施例中，鉗位區185與第二漏區111的邊緣粗略對準。鉗位區185被配置為相比MOSFET 100D中的橫向電場增加垂直電場。以這種方式，促進從第一漏區108開始并且前進通過n-LDD區111、通過鉗位區180、通過外延層106并到達襯底102的垂直雪崩電流路徑。

本發明的實施例通過減小體區電阻(例如，MOSFET 100A和100B)和/或通過促進更多的垂直雪崩電流(例如，MOSFET 100C和100D)來減小橫向雪崩電流來改善UIS事件的抗擾性。本發明的實施例支持包括以下一個或多個的各種配置：槽區170、槽區175、鉗位區180和鉗位區185。

圖2是示出根據本公開的實施例的圖1A-D中描述的功率MOSFET的器件UIS抗擾性結果的圖表200。如圖所示，柱210示出了不包括本發明的實施例中描述的任何特征(例如，槽區和/或鉗位區)的傳統功率MOSFET的UIS抗擾性響應。此外，柱220示出了在本發明的一個實施例中的圖1A的MOSFET 100A的UIS抗擾性響應。在柱220中示出的UIS抗擾性響應比在柱210中示出的傳統功率MOSFET的UIS抗擾性響應好大約5倍。此外，柱230示出了在一個實施例中的圖1B的MOSFET 100B的UIS抗擾性響應。如圖所示，MOSFET 100B具有比MOSFET 100A更好的UIS抗擾性響應。柱240示出了圖1C的MOSFET 100C的UIS抗擾性響應，柱250示出了圖1D的MOSFET 100D的UIS抗擾性響應。如圖所示，MOSFET 100D的UIS抗擾性響應稍好于MOSFET 100C。然而，MOSFET 100C和100D兩者的UIS抗擾性響應比傳統MOSFET器件的UIS抗擾性響應好大約9倍。

圖3結合圖4A-I示出了根據本發明實施例的制造功率MOSFET器件的工藝。盡管公開了具體步驟，但是這些步驟僅僅是示例。也就是說，根據本發明的實施例很好地適合于執行各種其他步驟或所述步驟的變型。附圖未按比例繪制，并且在附圖中可以僅示出結構的某些部分以及形成那些結構的各個層。此外，可以與本文討論的工藝和步驟一起執行額外的制造工藝和步驟。也就是說，在本文示出和描述的步驟之前、之間和/或之后可以存在多個工藝步驟。此外，步驟的順序可以不同于本文所描述的順序。根據本發明的實施例可以替換傳統器件或工藝的某些部分或者與其結合使用，而不會顯著影響外部結構、工藝和步驟。

具體地，圖3是示出根據本公開的實施例的用于制造功率MOSFET的方法的流程圖300A，該功率MOSFET被配置用于減小跨源區下面的體區的橫向電阻，和/或增加垂直雪崩電流。具體地，流程圖300A提供了功率MOSFET器件的制造，該功率MOSFET器件包括位于源區下方的槽區。此外，圖4A-I是根據本公開的實施例的示出功率MOSFET器件的元件的截面圖，該元件被配置用于各個制造階段的改進的UIS抗擾性。

在310中，該方法包括提供第一導電類型的襯底。例如，對于n溝道器件，第一導電類型包括p型。此外，對于p溝道器件，第一導電類型包括n型。與圖4A-I一致，提供了高摻雜p++襯底。例如，圖4A是示出MOSFET制造中的初始階段400A的截面的示意圖，并且包括p++襯底402。

在320中，該方法包括形成與襯底相鄰的外延層，其中外延層包括第一導電類型。例如，在重摻雜(例如，p++)襯底402上生長p型外延層406，如圖4A所示。可以執行附加的p型注入(未示出)以選擇性地增強外延濃度。

可以生長并剝離犧牲氧化物層(未示出)。然后生長柵極氧化物層。柵極氧化物層可以與圍繞稍后形成的柵極結構的氧化物層結合。

然后，作為形成柵極結構的開端，在柵極氧化物上沉積摻雜多晶硅和WSix(硅化鎢)。在一些實施例中，只有摻雜的多晶硅層被沉積，使得稍后形成的柵極結構不包括WSix。例如，柵極結構415被示出為沉積在圖4A中的外延層406上。在一個實施例中，柵極結構415的形成包括光刻工藝，以在要形成柵極結構的區域上選擇性地沉積光致抗蝕劑(未示出)。可以使用等離子體蝕刻步驟來去除在形成柵極結構的區域之外的WSix和摻雜的多晶硅。執行蝕刻使得保留至少一些柵極氧化物層。以這種方式，330中的方法包括形成包括了WSix層和位于外延層406之上的多晶硅層的柵極結構415。

執行附加的注入步驟以在外延層406中形成附加結構。例如，可以使用另一光刻工藝來在將要形成體區的區域外的所有區域中選擇性地沉積光致抗蝕劑。具體地，在340中，該方法包括在外延層中形成第一導電類型的體結構，其中體結構至少部分地形成在柵極疊層下方并且在源區下方橫向延伸。如圖4B所示，p型體區409被注入。垂直和傾斜注入的組合可用于形成體區409。在一種實現方式中，p型體注入與柵極結構415的邊緣自對準。在清洗晶圓之后，可以執行注入退火或體驅動。使用熱氧化或氧化物間隔物形成技術在柵極結構415的側面創建另一氧化物層。

在350中，所述方法包括在源區下方形成槽區，并且橫向靠近并接觸體結構，其中槽區具有第一導電類型。也就是說，在體注入之后，使用光刻工藝將光刻膠留在槽區外部。例如，圖4C是示出在MOSFET制造中的中間階段400C的截面的示意圖，并且包括沉積在形成p型槽區之外的區域中的光致抗蝕劑432。光致抗蝕劑432留下比由p型體區409所占據的區域更窄的間隙。通過具有不同劑量組合的不同能量注入的幾個步驟形成p型槽區。例如，第一p型槽區470被示出為更靠近外延層406的表面，并且第二p型槽區475被示出更遠離外延層406的表面。在一個實施例中，第二p型槽區475的摻雜少于第一p型槽區470。

在清洗晶圓之后，可以執行注入退火或體驅動。例如，執行高溫退火步驟以驅動體409更深處、以及外延層406內的槽區470和475更深處的p型注入。

在360中，可以使用光刻工藝以在將要形成n-LDD區域的區域外的所有區域中選擇性地沉積光致抗蝕劑431。使用一個或多個注入來形成延伸的漏極LDD區。例如，圖4D是示出功率MOSFET的制造中的中間階段400D的截面的示意圖。執行n型注入以形成n-LDD區411。

在一個實施例中，引入附加的p型注入以在剝離光刻膠431之前在n-LDD下方形成鉗位區。例如，執行p型注入以形成圖4D中的p型鉗位區485。通過這樣做，節省了一個掩模步驟以形成鉗位區485。如果在漏區下方形成更小的鉗位區(例如，圖1C的鉗位區180)，則將需要與用于形成源區和漏區的掩模步驟分開的額外的掩模步驟。

在370中，可以使用光刻工藝在要形成源區和漏區的區域外的所有區域中選擇性地沉積光致抗蝕劑。例如，圖4E是示出功率MOSFET的制造中的中間階段400E的截面的示意圖，并且形成源區404。作為示例，砷的n型注入可以用于形成源區404和漏區408。在清洗之后，可以執行源極注入退火。

沉積等離子體或TEOS(原硅酸四乙酯)氧化物并退火以對抗柵極屏蔽氧化物層。例如，圖4F是示出功率MOSFET的制造中的中間階段400F的截面的示意圖。柵極屏蔽氧化物層412被示出為圍繞柵極結構415。

在一個實施例中，使用光刻工藝在除了柵極屏蔽到源極接觸區之外的區域中選擇性地沉積光致抗蝕劑。例如，光致抗蝕劑434沉積在區域中以將柵極屏蔽暴露于源極接觸區429，如圖4F所示。然后在該區域中蝕刻柵極屏蔽氧化物412，由此暴露下面的源區404。

在一個實施例中，在清洗晶圓并使用稀釋的HF(氫氟酸)后預處理之后，然后沉積摻雜多晶硅柵極屏蔽。例如，圖4G是示出在制造包括多晶硅柵極屏蔽414的功率MOSFET的中間階段400G的截面的示意圖。柵極屏蔽414沉積在氧化物層412的剩余部分上和源區404上。如圖所示，柵極屏蔽414與下方的源區404接觸。

使用另一光刻工藝在除了MOSFET的漏區上的區域之外的柵極屏蔽上選擇性地沉積光致抗蝕劑。可以使用等離子體蝕刻步驟來去除期望和暴露區域中的柵極屏蔽材料414。在清洗晶圓之后，沉積相對厚的TEOS層416。例如，圖4H是示出在包括TEOS層416的功率MOSFET的制造中的中間階段400H的截面的示意圖。如圖所示，TEOS層416被回蝕刻以形成平坦表面497，而不暴露柵極屏蔽材料414。

形成源極到襯底的饋通元件。例如，使用光刻工藝在將要形成源極到襯底的饋通接觸的區域之外的區域中選擇性地沉積光致抗蝕劑(未示出)。在一種實現方式中，可以使用兩步等離子體蝕刻來蝕刻用于饋通接觸的溝槽。首先，可以使用等離子體氧化物蝕刻來蝕刻外延層頂部上的TEOS層。然后，可以使用等離子體硅蝕刻來形成穿過外延層并延伸到p++襯底402中的溝槽。在清洗晶圓并使用稀釋的HF后預處理之后，溝槽的上部比下部更寬，在柵極屏蔽414與饋通元件420相交的點處形成凸緣。可沉積鈦(Ti)層和氮化鈦(TiN)層421的保形涂層(conformal coating)以給溝槽的側面和底部做襯里(line)，隨后快速熱退火以形成硅化鈦接觸。

然后可以將CVD鎢(W)層420沉積到溝槽中以形成饋通元件420。鎢層足夠厚以完全填充溝槽。在一種實現方式中，鎢被回蝕刻以平坦化鎢，使其僅保留在饋通接觸區內。然后用等離子體蝕刻來去除暴露的鈦和氮化鈦層而不蝕刻鎢。

圖4I是示出功率MOSFET的制造中的最終階段400I的截面的示意圖。如圖所示，沉積低溫氧化物(LTO)層(未示出)和TEOS層416。BPSG層426可以沉積在饋通元件420和TEOS層416的上表面上，并退火以穩定這些材料。

在一個實施例中，可以用光刻工藝以在漏極接觸區外的區域中選擇性地沉積光致抗蝕劑(未示出)。然后使用等離子體蝕刻來蝕刻掉氧化物(例如，TEOS層416)并形成溝槽。在清洗晶圓并使用稀釋的HG后預處理之后，通過沉積Ti層和TiN層來形成給溝槽做襯里并在BPSG 426的表面上延伸的阻擋層。快速熱退火可用于形成硅化鈦接觸。CVD鎢層可以被沉積到足以完全填充溝槽并形成漏極接觸422的厚度。柵極接觸(未示出)可以以類似的方式形成。

然后形成金屬層。例如，在一個實施例中，可以沉積鈦層和厚的鋁層。可以使用光刻工藝在金屬化區域上選擇性地沉積光致抗蝕劑(未示出)，并且可以使用等離子體蝕刻來去除這些區域之外的鋁層和鈦層。

作為結果，形成如圖4I所示的LDMOS結構。圖4I示出了根據本發明實施例的半導體器件的一部分。圖4I所示的器件可以被配置為倒裝芯片。

因此，根據本公開的實施例，描述了LDMOS結構，其包括用于減小體區中的橫向電阻的一個或多個槽區，和/或在漏極下方的用于促進垂直雪崩電流路徑的鉗位區。

雖然前述公開闡述了使用特定框圖、流程圖和示例的多個實施例，但是本文中描述和/或示出的每個框圖組件、流程圖步驟、操作和/或組件可以利用寬范圍的硬件、軟件或固件(或其任何組合)配置單獨地和/或共同地實現。此外，包含在其他組件內的組件的任何公開應被視為示例，因為可以實現很多架構變型以實現相同的功能。

本文描述和/或示出的工藝參數和步驟順序僅作為示例給出，并且可以根據需要改變。例如，雖然可以以特定順序示出或討論本文所示和/或描述的步驟，但是這些步驟不一定需要以所示或所討論的順序執行。本文描述和/或示出的各種示例性方法還可以省略本文描述或示出的一個或多個步驟，或者除了那些公開的步驟之外還包括額外的步驟。

為了解釋的目的，前述描述已經參考具體實施例進行了描述。然而，上述說明性討論并不意圖窮舉或將本發明限于所公開的精確形式。按照上面的教導，許多修改和變型是可能的。選擇和描述實施例是為了最好地解釋本發明的原理及其實際應用，從而使得本領域的其他技術人員能夠最好地利用本發明以及具有各種修改的可以適合于預期的特定用途的多個實施例。

因此描述了根據本公開的實施例。雖然已經在特定實施例中描述了本公開，但是應當理解的是，本公開不應被解釋為受這些實施例的限制，而是根據下面的權利要求來解釋。