半導體裝置的制作方法

(關聯申請的相互參照)

本申請為2014年11月4日提出的日本專利申請特愿2014-224247的關聯申請，本申請要求基于該日本專利申請的優先權，并援引該日本專利申請所記載的全部內容以作為構成本說明書的內容。

在本說明書中，公開了一種涉及同時擁有igbt和二極管的功能的半導體裝置(rc-igbtreverseconducting-insulatedgatebipolartransistor，逆導型絕緣柵雙極晶體管)的技術。

背景技術：

日本特開2013-48230號公報(以下稱為專利文獻1)中公開了一種rc-igbt。該rc-igbt具備由n型發射區、p型體區、n型漂移區、n型集電區、溝槽柵電極等構成的igbt結構，并且該p型體區也作為陽極區而提供二極管結構。在該rc-igbt中，在兼作陽極區的體區的下側形成有n型的勢壘區，并且形成有連接該勢壘區與表面電極(發射電極兼陽極電極)的n型的柱區。該柱區被形成于相鄰的柵極溝槽之間的間隔處。在該rc-igbt中，由于勢壘區的電位被維持在與表面電極的電位接近的電位，因此由體區與勢壘區之間的pn結構成的二極管不易導通。該二極管在表面電極的電位進一步上升時導通。專利文件1中的rc-igbt利用勢壘區和柱區來抑制空穴從p型的體區流入n型的勢壘區和n型的漂移區的情況，從而抑制二極管的反向恢復電流。

日本特開2008-21930號公報(以下稱為專利文獻2)中公開了一種除了柵極溝槽以外還附加了虛設溝槽的半導體裝置。在該半導體裝置中，在相鄰的柵極溝槽之間的間隔處設置有一對虛設溝槽。虛設溝槽內的虛設電極與柵極溝槽內的柵電極絕緣，并與源極電位連接。在該半導體裝置中，在柵極溝槽與虛設溝槽之間的間隔處形成有由p型體區和n型漏極區構成的pn二極管。此外，在一對虛設溝槽之間形成有與漂移區相連并且與表面電極(源極兼陽極電極)肖特基連接的n型區域。在該半導體裝置中，由于通過n型區域而使漂移區與表面電極肖特基接觸，因此抑制pn二極管的反向恢復電流。

技術實現要素：

發明所要解決的課題

在專利文獻1的情況下，需要在相鄰的柵極溝槽之間的間隔處形成柱區。當柱區被配置在靠近柵極溝槽的位置處時，二極管的特性容易因被施加在柵電極的電壓而發生變化，從而難以使二極管穩定地動作。因此，需要在柱區與柵極溝槽之間設置預定的間隔。當如專利文獻1那樣，在相鄰的柵極溝槽之間的間隔處配置柱區時，必須擴大相鄰的柵極溝槽之間的間隔。當擴大相鄰的柵極溝槽之間的間隔時，igbt的特性會變差。在溝槽柵型的igbt中，由于在導通時電流避開溝槽而流通，因此空穴濃度在相鄰的溝槽間的間隔處升高。由于空穴濃度在溝槽之間的間隔處升高，從而能夠使電子以低損耗在該區域內流動，由此降低igbt的導通電壓。以下，將由于載流子被積蓄在溝槽之間的間隔處而使igbt的導通電壓降低的效應稱為載流子積蓄效應。溝槽之間的間隔越窄，載流子積蓄效應表現得越顯著。

在專利文獻2的半導體裝置中，與表面電極肖特基接觸的n型區域通過柵極溝槽而被形成在與pn二極管分離的位置處。即，肖特基接觸的n型區域被形成在從pn二極管離開的位置處。因此，在pn二極管導通時，無法充分地抑制空穴從pn二極管的p型區域流入n型區域(漂移區)的情況。故此，存在二極管的反向恢復電流較大的問題。

用于解決課題的方法

在本說明書中公開了一種即使縮小相鄰的溝槽之間的間隔，也能夠使二極管穩定地動作的技術。即，公開了一種在實現二極管的穩定的動作的同時改善igbt特性的技術。

本說明書所公開的半導體裝置具備：半導體基板，其在表面上形成有柵極溝槽和虛設溝槽；表面電極，其被配置在半導體基板的表面上；背面電極，其被配置在半導體基板的背面上。在柵極溝槽內配置有柵極絕緣膜和通過柵極絕緣膜而與半導體基板絕緣的柵電極。在虛設溝槽內配置有虛設絕緣膜和通過虛設絕緣膜而與半導體基板絕緣且與柵電極電分離的虛設電極。

在半導體基板中形成有下述的區域。

n型的發射區：被配置于柵極溝槽與虛設溝槽之間，并與柵極絕緣膜相接，且露出于半導體基板的表面。

p型的體區：被配置于柵極溝槽與虛設溝槽之間，并在發射區的背面側與柵極絕緣膜相接。p型的體區兼作陽極區。

n型的勢壘區：被配置于柵極溝槽與虛設溝槽之間，并在體區的背面側與柵極絕緣膜和虛設絕緣膜相接。

n型的柱區：被配置于柵極溝槽與虛設溝槽之間，并與表面電極連接，且與勢壘區相連。

n型的漂移區：被配置于與勢壘區相比靠背面側，并通過勢壘區而與體區分離，并且與勢壘區相比n型雜質濃度較低。另外，也可以有其他區域介于勢壘區與漂移區之間。

p型的集電區：露出于半導體基板的背面。

n型的陰極區：露出于半導體基板的背面，且與漂移區相比n型雜質濃度較高。

在上述的半導體裝置中，由發射區、體區、勢壘區、漂移區、集電區及柵極溝槽等形成了igbt。此外，由體區、勢壘區、漂移區及陰極區等形成了pn二極管。

在該半導體裝置中，在柵極溝槽與虛設溝槽之間形成有構成pn二極管的pn結(體區與勢壘區的邊界)。此外，在柵極溝槽與虛設溝槽之間形成有連接勢壘區和表面電極的柱區。與專利文獻2的情況不同，在由兩個溝槽劃分出的一個范圍內形成有pn結和柱區。即，柱區以與pn結相鄰的方式而被形成。因此，與專利文獻1的情況相同，能夠有效地抑制空穴從pn二極管的p型區域(體區)流入n型區域(勢壘區及漂移區)的情況。因此，在該半導體裝置中，二極管的反向恢復電流較小。此外，在該半導體裝置中，對形成有所述pn結和柱區的范圍進行劃分的兩個溝槽中的一個為柵極溝槽，另一個為虛設溝槽。由于虛設溝槽內的虛設電極與柵電極電分離，因此虛設電極的電位穩定。因此，能夠將柱區配置在虛設溝槽的附近，也能夠使柱區與虛設溝槽接觸。即，無需在柱區與虛設溝槽之間設置較寬的間隔。根據該半導體裝置，能夠抑制柵極電位對體區造成影響的情況，并且能夠使柵極溝槽與虛設溝槽之間的間隔窄于專利文獻1所記載的相鄰的溝槽之間的間隔。通過縮窄溝槽之間的間隔，從而能夠在igbt動作時充分地獲得載流子積蓄效應。因而，該半導體裝置的igbt的導通電壓較低。

附圖說明

圖1為實施例1的半導體裝置10的縱剖視圖。

圖2為實施例1的半導體裝置10的俯視圖(其中，僅圖示了說明所需的要素)。

圖3為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖4為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖5為改變例的半導體裝置的縱剖視圖。

圖6為改變例的半導體裝置的縱剖視圖。

圖7為改變例的半導體裝置的縱剖視圖。

圖8為改變例的半導體裝置的縱剖視圖。

圖9為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖10為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖11為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖12為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖13為改變例的半導體裝置的縱剖視圖。

圖14為改變例2的半導體裝置200的縱剖視圖。

圖15為改變例2的半導體裝置200的縱剖視圖(圖示了與圖14相同的截面)。

圖16為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖17為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖18為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

圖19為改變例3的半導體裝置300的縱剖視圖。

圖20為改變例的半導體裝置的縱剖視圖。

圖21為改變例的半導體裝置的俯視圖(其中，僅圖示了說明所需的要素)。

具體實施方式

實施例1

圖1所示的實施例1的半導體裝置10為具備igbt和二極管的rc-igbt。半導體裝置10具有由si構成的半導體基板12。

在半導體基板12的上表面12a上形成有上部電極22。上部電極22由al或alsi構成。此外，上部電極22也可以是在上表面12a上層壓了al(或alsi)、ti、ni及au的層壓電極。上部電極22的厚度為5～30μm左右。

在半導體基板12的下表面12b上形成有下部電極26。下部電極26為在下表面12b上層壓了al(或alsi)、ti、ni及au的層壓電極。此外，下部電極26也可以是在下表面12b上層壓了ti、ni及au的層壓電極。下部電極26的厚度為1～30μm左右。

在半導體基板12的上表面12a上形成有多個溝槽14(14a、14b)。各溝槽14的深度大致相同。可以將各個溝槽的深度設為4～6μm左右。多個溝槽14中的溝槽14a為在內部配置有柵電極18的柵極溝槽。多個溝槽14中的溝槽14b為在內部配置有虛設電極58的虛設溝槽。如圖2所示，柵極溝槽14a和虛設溝槽14b以相互平行的方式被形成在上表面12a上。柵極溝槽14a和虛設溝槽14b被交替地配置在上表面12a上。

如圖1所示，各柵極溝槽14a的內表面被柵極絕緣膜16覆蓋。在各柵極溝槽14a內配置有柵電極18。各柵電極18通過柵極絕緣膜16而與半導體基板12絕緣。各柵極18的上表面被層間絕緣膜20覆蓋。各柵電極18通過層間絕緣膜20而與上部電極22絕緣。如圖2所示，柵電極18的長度方向上的端部延伸至柵極配線19的下側。柵電極18通過未圖示的接觸部而與柵極配線19電連接。

如圖1所示，各虛設溝槽14b的內表面被虛設絕緣膜56覆蓋。在各虛設溝槽14b內配置有虛設電極58。在虛設溝槽14b內，虛設電極58通過虛設絕緣膜56而與半導體基板12絕緣。各虛設電極58的上表面被層間絕緣膜20覆蓋。在虛設溝槽14b的上部，各虛設電極58通過層間絕緣膜20而與上部電極22絕緣。但是，如圖2所示，在虛設電極58的長度方向上的端部處形成有多晶硅配線59和接觸部60。虛設電極58通過多晶硅配線59和接觸部60而與上部電極22電連接。虛設電極58不與柵電極18連接。即，虛設電極58相對于柵電極18在任何位置均不導通，從而與柵電極18電分離。

在半導體基板12的內部形成有發射區30、體區32、勢壘區34、柱區35、漂移區38、集電區40及陰極區42。發射區30、體區32、勢壘區34及柱區35被形成于柵極溝槽14a與虛設溝槽14b之間的半導體區域(以下稱為單元區域)內。

發射區30為含有作為雜質的砷和磷的n型的半導體區域。發射區30露出于半導體基板12的上表面12a。發射區30與上部電極22歐姆接觸。發射區30與柵極絕緣膜16接觸。發射區30的n型雜質濃度為1×10¹⁸～1×10²¹/cm³左右。發射區30的厚度為0.2～1.5μm左右。

體區32為含有作為雜質的硼的p型的半導體區域。體區32被形成在發射區30的側方及下側，并與發射區30相接。體區32在發射區30的側方露出于半導體基板12的上表面12a。體區32內的p型雜質濃度在上部電極22的附近較高，而在其他區域較低。體區32與上部電極22歐姆接觸。體區32在發射區30的下側與柵極絕緣膜16接觸。體區32的p型雜質濃度為1×10¹⁶～1×10¹⁹/cm³左右。發射區32的厚度為0.2～5.0μm左右。

勢壘區34為含有作為雜質的磷的n型的半導體區域。勢壘區34被形成在體區32的下側，并與體區32相接。勢壘區34在體區32的下側與柵極絕緣膜16相接。勢壘區34從與柵極絕緣膜16相接的位置延伸至虛設溝槽14b，并與虛設絕緣膜56相接。勢壘區34通過體區32而與發射區30分離。勢壘區34的n型雜質濃度為1×10¹⁵～1×10¹⁸/cm³左右。勢壘區34的厚度為0.2～3.0μm左右。

柱區35為含有作為雜質的磷的n型的半導體區域。柱區35被形成在體區32的側方，并與體區32相接。此外，柱區35被形成在與虛設溝槽14b相鄰的位置處。柱區35從半導體基板12的上表面12a起沿著下方向(半導體基板12的厚度方向)而延伸至勢壘區34。柱區35在其深度范圍的大致整個區域與虛設絕緣膜56接觸。通過如上述那樣使柱區35被形成在與虛設絕緣膜56相接的位置處，從而虛設溝槽14b與柵極溝槽14a之間的間隔變窄(即，與專利文獻1的rc-igbt的柵極溝槽之間的間距相比變窄)。柱區35的上端部露出于半導體基板12的上表面12a。柱區35與上部電極22肖特基接觸。柱區35的下端與勢壘區34連接。即，柱區35與勢壘區34相連。柱區35的n型雜質濃度為8×10¹³～1×10¹⁸/cm³左右。

漂移區38為含有作為雜質的磷的n型的半導體區域。漂移區38的n型雜質濃度與勢壘區34的n型雜質濃度相比較低。漂移區38以跨及多個單元區域的下側的區域的方式而延伸。漂移區38與勢壘區34相接。漂移區38在勢壘區34的下側與柵極絕緣膜16接觸。漂移區38在勢壘區34的下側與虛設絕緣膜56連接。漂移區38通過勢壘區34而與體區32分離。漂移區38的厚度為80～165μm，漂移區38的電阻率為40～100ωcm左右。

集電區40為含有作為雜質的硼的p型的半導體區域。集電區40被形成在漂移區38的下側，并與漂移區38相接。集電區40露出于半導體基板12的下表面12b。集電區40與下部電極26歐姆接觸。集電區40的p型雜質濃度為1×10¹⁵～1×10¹⁹/cm³左右。集電區40的厚度為0.2～3.0μm左右。

陰極區42為含有作為雜質的磷的n型的半導體區域。陰極區42具有與漂移區38、勢壘區34及柱區35的n型雜質濃度相比較高的n型雜質濃度。陰極區42被形成在漂移區38的下側，并與漂移區38相接。陰極區42在與集電區40相鄰的位置處露出于半導體基板12的下表面12b。陰極區42與下部電極26歐姆接觸。陰極區42的n型雜質濃度為1×10¹⁸～1×10²¹/cm³左右。陰極區42的厚度為0.2～3.0μm左右。

在半導體基板12中，通過發射區30、體區32、勢壘區34、漂移區38、集電區40、柵電極18及柵極絕緣膜16而形成了被連接在上部電極22與下部電極26之間的igbt。當igbt動作時，上部電極22作為igbt的發射電極而發揮作用，下部電極26作為igbt的集電電極而發揮作用。此外，在半導體基板12中，通過體區32、勢壘區34、漂移區38及陰極區42而形成了被連接在上部電極22與下部電極26之間的pn二極管。當pn二極管動作時，上部電極22作為pn二極管的陽極電極而發揮作用，下部電極26作為pn二極管的陰極電極而發揮作用。在半導體基板12中，通過柱區35、勢壘區34、漂移區38及陰極區42而形成了被連接在上部電極22與下部電極26之間的肖特基勢壘二極管(以下稱為sbd)。當sbd動作時，上部電極22作為sbd的陽極而發揮作用，下部電極26作為sbd的陰極而發揮作用。

對igbt的動作進行說明。當使igbt導通時，下部電極26被施加高于上部電極22的電位。當向柵電極18施加閾值以上的電位時，會在柵極絕緣膜16附近的體區32中形成有溝道。于是，電子從上部電極22經由發射區30、體區32的溝道、勢壘區34、漂移區38及集電區40而朝向下部電極26流動。此外，空穴從下部電極26經由集電區40、漂移區38、勢壘區34及體區32而朝向上部電極22流動。如圖1中的箭頭x1所示，在漂移區38內流動的空穴避開柵極溝槽14a及虛設溝槽14b而流動。因此，空穴聚集在漂移區38內的柵極溝槽14a與虛設溝槽14b之間的區域(圖1中由虛線表示的區域)內。在此，假設柵極溝槽14a與虛設溝槽14b之間的間隔擴大，則空穴濃度變高的區域僅為由虛線表示的區域之中的柵極溝槽14a及虛設溝槽14b的附近的區域。然而，在半導體裝置10中，由于柵極溝槽14a與虛設溝槽14b之間的間隔較窄，因此空穴濃度在由虛線表示的整個區域中較高。因此，在虛線區域內的漂移區38中電阻變得極低，從而能夠使電子以低損耗通過漂移區38。如此，在該半導體裝置10的igbt中，能夠充分地獲得載流子積蓄效應。因此，該igbt的導通電壓較低。此外，在該半導體裝置10中，柵極溝槽14a與虛設溝槽14b被交替地配置，并且在兩者之間的各單元區域內形成有發射區30及體區32。因此，igbt在各單元區域內動作，并且載流子被大致均等地積蓄在各單元區域的下側的漂移區38(即，由虛線表示的區域)。載流子不會積蓄在特定的單元區域的下部，從而可抑制電流集中在特定的單元區域內的情況。由此，可實現開關耐量的提升。

隨后，當使柵電極18的電位降低至小于閾值時，溝道消失，從而電流停止。即，igbt斷開。

接下來，對pn二極管和sbd的動作進行說明。當使pn二極管和sbd導通時，向上部電極22與下部電極26之間施加使上部電極22成為高電位的電壓(正向電壓)。以下，將考慮使上部電極22的電位從與下部電極26同等的電位逐漸上升的情況。當使上部電極22的電位上升時，柱區35與上部電極22的界面的肖特基接觸部將導通。即，sbd導通。于是，電子從下部電極26經由漂移區38、勢壘區34及柱區35而朝向上部電極22流動。當如上述那樣sbd導通時，勢壘區34的電位將成為與上部電極22的電位接近的電位。因此，在體區32和勢壘區34的邊界的pn結處不易產生電位差。因此，即使隨后使上部電極22的電位上升，pn二極管在短暫的期間內也不會導通。當使上部電極22的電位進一步升高時，在sbd中流通的電流將增加。在sbd中流通的電流越增加，上部電極22與勢壘區34之間的電位差越大，在體區32與勢壘區34的邊界的pn結處產生的電位差越大。因而，當使上部電極22的電位上升至預定電位以上時，pn二極管將導通。即，空穴從上部電極22經由體區32、勢壘區34、漂移區38及陰極區42而朝向下部電極26流動。此外，電子從下部電極26經由陰極區42、漂移區38、勢壘區34及體區32而朝向上部電極22流動。如此，在半導體裝置10中，當上部電極22的電位上升時，sbd先導通，從而pn二極管導通的定時延遲。由此，可抑制空穴從體區32流入漂移區38的情況。

在pn二極管導通之后，當向上部電極22與下部電極26之間施加反向電壓(使上部電極22成為低電位的電壓)時，pn二極管將進行反向恢復動作。即，當pn二極管導通時，在漂移區38內存在有空穴。當被施加反向電壓時，漂移區38內的空穴穿過體區32而向上部電極22排出。通過該空穴的流動，從而在pn二極管中瞬間地產生反向電流。然而，在半導體裝置10中，在pn二極管導通時，如上所述，通過sbd而使空穴從體區32流入漂移區38的情況被抑制。因此，在pn二極管進行反向恢復動作時，存在于漂移區38內的空穴較少。因而，pn二極管的反向恢復電流也較小。如此，在半導體裝置10中，pn二極管的反向恢復電流被抑制。

另外，在sbd動作時，柵電極18的電位有時會發生變動。雖然在通常情況下，sbd的特性根據柵電極18的電位而發生變動，但在半導體裝置10中，由柵電極18的電位的影響引起的sbd的特性的變動被抑制在最小限度。下面，進行詳細說明。

在柵電極18的電位較高的情況下，在體區32中形成有溝道。當在sbd動作時于體區32中形成有溝道時，柵極絕緣膜16附近的勢壘區34的電位會成為與上部電極22的電位接近的電位，從而在sbd的肖特基接觸部(柱區35與上部電極22的接觸部)處不易產生電位差。若柵電極18的電位較低而未形成有溝道，則不會產生此種現象。因此，為了使sbd導通所需的正向電壓根據柵電極18的電位而發生變動。如此，在rc-igbt中二極管的特性根據柵電極18的電位而發生變動的現象被稱為柵極干擾。如果柱區35被形成在柵極溝槽14a的附近，則柱區35的下端部會以接近溝道的下端部的方式而被配置，因此sbd會直接受到柵極干擾的影響。與此相對，在實施例1的半導體裝置10中，柱區35被形成在單元區域內的距柵極溝槽14a最遠的位置處。因此，即使柵極絕緣膜16附近的勢壘區34的電位發生變動，柱區35的下端部的電位也不會如此地變動。因而，sbd的特性不易發生變動。如此，在該半導體裝置10中，sbd的特性不易因柵極干擾而發生變動。另外，由于在虛設溝槽14b的周圍未形成有溝道，因此即使在虛設溝槽14b的附近配置有柱區35，也不會發生柵極干擾的問題。

此外，柵電極18的電位也會影響柱區35的電阻率。即，當柵電極18的電位發生變化時，由柵電極18產生的電場將發生變化，從而柱區35中的載流子的分布會發生變化。因此，柱區35的電阻根據柵極18的電位而發生變化。如果柱區35被形成在柵極溝槽14a的附近，則柱區35容易受到由柵電極18產生的電場的影響。然而，在半導體裝置10中，柱區35被形成在單元區域內的距柵極溝槽14a最遠的位置處。因此，在實施例的半導體裝置10中，柱區35不易受到由柵電極18產生的電場的影響。因而，即使柵電極18的電位發生變化，柱區35的電阻也幾乎不發生變化。另外，由于虛設電極58的電位被固定為上部電極22的電位，因此即使在虛設溝槽14b的附近設置有柱區35，也不會產生柱區35的電阻變動的問題。

如以上所說明的那樣，在該半導體裝置10中，由柵電極18的電位變動影響引起的sbd的特性變動被抑制在最小限度。

以下對實施例1的半導體裝置10的改變例進行說明。在實施例1的半導體裝置10中，如圖2所示，當觀察半導體基板12的上表面12a時，柱區35沿著虛設溝槽14b而以固定的寬度連續地形成。但是，如圖3所示，柱區35也可以沿著虛設溝槽14b而斷續地形成。此外，如圖4所示，柱區35的寬度也可以根據位置而變化。

此外，在實施例1的半導體裝置10中，柱區35在其深度范圍的整個區域內與虛設絕緣膜56相接。但是，如圖5所示，柱區35也可以被形成于從虛設絕緣膜56離開的位置處。在這種情況下，柱區35與虛設絕緣膜56之間的間隔優選為盡量狹窄。例如，優選將柱區35與虛設絕緣膜56之間的間隔設為窄于柱區35與柵極絕緣膜16之間的間隔。此外，如圖6所示，柱區35也可以在其深度范圍的一部分處與虛設絕緣膜56相接。

此外，在實施例1的半導體裝置10中，虛設電極58在虛設溝槽14b的長度方向上的端部處與上部電極22電連接。但是，如圖7、8所示，也可以將層間絕緣膜20從虛設電極58的上部去除，而使虛設電極58在其上表面處與上部電極22連接。另外，在圖7的示例中，構成虛設電極58的多晶硅被局部地形成在半導體基板12的上表面12a上，從而在上表面12a上多晶硅與上部電極22連接。此外，在圖8的示例中，構成虛設電極58的多晶硅僅被形成于虛設溝槽14b內，從而上部電極22與虛設溝槽14b內的多晶硅連接。

此外，雖然在實施例1的半導體裝置10中，柱區35與上部電極22肖特基接觸，但是柱區35也可以與上部電極22歐姆接觸。雖然在這種結構中，由柱區35、勢壘區34、漂移區38及陰極區42構成的電流路徑不作為sbd發揮作用，而是作為被連接在上部電極22與下部電極26之間的電阻發揮作用。在這種情況下，當上部電極22的電位上升時，電流在作為電阻而發揮作用的電流路徑中流通，隨后pn二極管導通，因此也能夠使pn二極管導通的定時延遲。即，能夠抑制空穴流入漂移區38的情況。因而，在這種結構中，也能夠抑制二極管的反向恢復電流。

此外，在實施例1的半導體裝置10中，虛設電極58與上部電極22電連接。但是，虛設電極58也可以與上部電極22絕緣。即，虛設電極58的電位可以不被固定為上部電極22的電位，而被設為浮置電位。

此外，在實施例1的半導體裝置10中，各柵極溝槽14a以條紋狀延伸。但是，如圖9、10所示，柵極溝槽14a也可以以格子狀延伸，并且虛設溝槽14b被形成在由柵極溝槽14a包圍的范圍內。即使各區域如圖9、10那樣被配置，igbt及二極管也能夠以與實施例1相同的方式動作。此外，如圖11所示，也可以將條紋狀的虛設溝槽14b與格子狀的柵極溝槽14a組合配置。

此外，如圖12所示，也可以形成條紋狀的虛設溝槽14b和格子狀的柵極溝槽14a。在圖12中，在由格子狀的柵極溝槽14a所包圍的范圍內形成有發射區30和柱區35(柱區35a)。在由格子狀的柵極溝槽14a所包圍的范圍內未形成有虛設溝槽14b。柱區35a被形成于由格子狀的柵極溝槽14a所包圍的范圍的中央。從柱區35a至柵極溝槽14a的距離為距離l1。虛設溝槽14b被形成于由格子狀的柵極溝槽14a所包圍的范圍的外側。在虛設溝槽14b與柵極溝槽14a之間形成有發射區30和柱區35(柱區35b)。柱區35b被形成在從虛擬溝槽14b離開的位置處。柱區35b與虛設溝槽14b之間的距離為距離l2。柱區35b與柵極溝槽14a之間的距離為距離l3。距離l2與距離l1相比較短，且與距離l3相比較短。在這種結構中，由于柱區35b被配置于虛設溝槽14b的附近，因此可獲得與上述的實施例1相同的效果。

此外，在實施例1的半導體裝置10中，集電區40和陰極區42與漂移區38相接。但是，如圖13所示，在漂移區38的下側也可以形成有緩沖區44。緩沖區44為含有作為雜質的磷的n型的區域。緩沖區44為n型雜質濃度高于漂移區且低于陰極區42的n型區域。集電區40和陰極區42被形成于緩沖區44的下側。通過緩沖區44而使集電區40和陰極區42與漂移區38分離。緩沖區44的n型雜質濃度為1×10¹⁵～1×10¹⁸/cm³左右。緩沖區44的厚度為0.2～5.0μm左右。

實施例2

圖14所示的實施例2的半導體裝置200在具有p型的中間區域210這一點上與實施例1的半導體裝置10不同。實施例2的半導體裝置200的其他結構與實施例1的半導體裝置10相同。中間區域210為含有作為雜質的硼的p型區域。中間區域210被形成于勢壘區34與漂移區38之間。中間區域210被形成于柵極溝槽14a與虛設溝槽14b之間。中間區域210在勢壘區34的下側與柵極絕緣膜16相接，且在勢壘區34的下側與虛設絕緣膜56相接。通過中間區域210而使勢壘區34與漂移區38分離。中間區域210的p型雜質濃度為1×10¹⁵～1×10¹⁸/cm³左右。中間區域210的厚度為0.2～3.0μm左右。

中間區域210具有p型雜質濃度較高的高濃度區域210a和p型雜質濃度較低的低濃度區域210b。高濃度區域210a被形成于中間區域210內的與虛設溝槽14b相鄰的位置處。低濃度區域210b被形成于中間區域210內的與柵極溝槽14a相鄰的位置處。因此，與柵極溝槽14a和虛設溝槽14b之間的中間位置14c相比靠虛設溝槽14b側的中間區域210的p型雜質濃度的平均值高于與中間位置14c相比靠柵極溝槽14a側的中間區域210的p型雜質濃度的平均值。

另外，低濃度區域210b的p型雜質的平方面密度(將中間區域210中的p型雜質在厚度方向上進行積分而得到的值)在1×10¹²/cm²以上，高濃度區域210a的p型雜質的平方面密度優選為與低濃度區域210b的p型雜質的平方面密度相比較高的值(2×10¹²～1×10¹⁴/cm²左右)。如此，當中間區域210p型雜質的平方面密度在1×10¹²/cm²以上時，即使在向半導體裝置200施加有高電壓的情況下，中間區域210也不會在厚度方向上完全耗盡化。

對半導體裝置200的igbt的動作進行說明。當使igbt導通時，向下部電極26施加與上部電極22相比較高的電位。當向柵電極18施加閾值以上的電位時，在柵極絕緣膜16附近的體區32與中間區域210中會形成有溝道。于是，電子從上部電極22經由發射區30、體區32的溝道、勢壘區34、中間區域210的溝道、漂移區38及集電區40而朝向下部電極26流動。此外，空穴從下部電極26經由集電區40、漂移區38、中間區域210、勢壘區34及體區32而朝向上部電極22流動。在實施例2的半導體裝置200中，由于柵極溝槽14a與虛設溝槽14b之間的間隔較窄，因此也能夠充分地獲得載流子積蓄效應。因此，該igbt的導通電壓較低。

隨后，當使柵電極18的電位降低至小于閾值時，溝道消失，從而電流停止。即，igbt斷開。在實施例2的半導體裝置10中，igbt斷開時的漏電流被抑制。下面進行詳細說明。在實施例1的半導體裝置10中，當igbt導通時，存在如下情況，即，如圖1的箭頭a1、a2所示，漏電流從漂移區38經由勢壘區34及柱區35而朝向上部電極22流通。與此相對，在實施例2的半導體裝置200中，在勢壘區34與漂移區38之間形成有p型的中間區域210。由于漂移區38與中間區210的界面的pn結成為屏障，因此在實施例2的半導體裝置200中，漏電流被抑制。但是，即使以這種方式設置中間區域210，也存在漏電流越過中間區域210而流通的情況。這種漏電流通常會穿過柵極絕緣膜16附近的中間區域210或虛設絕緣膜56附近的中間區域210而流通。在實施例2的半導體裝置200中，圖14的箭頭a3所示的路徑為穿過柵極絕緣膜16附近的中間區域210的漏電流的路徑，圖14的箭頭a4所示的路徑為穿過虛設絕緣膜56附近的中間區域210而流通的漏電流的路徑。在箭頭a4所示的路徑中，中間區域210(即，高濃度區域210a)的p型雜質濃度變高。因此，中間區域210與漂移區38的界面的pn結的屏障較大。由此，在箭頭a4所示的路徑中漏電流不易流通。此外，在箭頭a3所示的路徑中，中間區域210(即，低濃度區域210b)的p型雜質濃度變低。這是因為，需要在igbt導通時在柵極絕緣膜16附近形成溝道，從而無法提高中間區域210的p型雜質濃度。因此，在箭頭a3所示的路徑中，中間區域210與漂移區38的界面的pn結的屏障較小。然而，在箭頭a3所示的路徑中，穿過勢壘區34內部的路徑較長。由于勢壘區34具有一定程度的電阻，因此通過將穿過勢壘區34內部的路徑設為較長，從而漏電流不易在箭頭a3表示的路徑中流通。

如以上所說明的那樣，在實施例2的半導體裝置200中，通過將柱區35配置在從柵極溝槽14a離開的位置處，從而將箭頭a3所示的路徑延長，由此抑制漏電流在a3所示的路徑中流通的情況。此外，通過提高虛設溝槽14b附近的中間區域210的p型雜質的濃度，從而抑制漏電流在a4所示的路徑中流通的情況。此外，由于在虛設溝槽14b附近未形成有溝道，因此即使如此提高中間區域210的p型雜質濃度，也不會產生什么問題。

此外，在實施例2的半導體裝置200中，當igbt導通時，也可抑制漏電流在箭頭a3、a4所示的路徑中流通的情況。當igbt導通時，如果電流在箭頭a3、a4所示的路徑中流通，則igbt有可能進行非預期的動作，但是在實施例2的半導體裝置200中能夠防止這種動作。

接下來，對二極管的動作進行說明。由于中間區域210的厚度較薄，中間區域210的p型雜質濃度并不那么高，因此當sbd及pn二極管動作時，電子和空穴能夠越過中間區域210而流通。因而，在實施例2的半導體裝置200中，sbd及pn二極管也以與實施例1的半導體裝置10相同的方式動作。

如圖15的箭頭a5、a6所示，在二極管動作時流通于sbd中的電流容易穿過柵極絕緣膜16附近及虛設絕緣膜56的附近而流通。在此，當如箭頭a6所示的那樣穿過虛設絕緣膜56的附近而流通的電流較大時，在上部電極22與勢壘區34之間不易產生電位差，從而pn二極管(即，體區32與勢壘區34的界面的pn結)必要程度以上地難以導通。與此相對，在實施例2的半導體裝置200中，虛設絕緣膜56附近的中間區域210(即，高濃度區域210a)的p型雜質濃度變高，由此使箭頭a6所示的電流被抑制。即，當虛設絕緣膜56附近的中間區域210的p型雜質濃度較高時，在該中間區域210與勢壘區34的界面的pn結處屏障變大。因此，如箭頭a6所示那樣流通的電流被抑制。其結果為，如箭頭a5所示那樣流通的電流增多，從而能夠在恰當的定時使pn二極管導通。

以上對實施例2的半導體裝置200進行了說明。另外，也可以對實施例2的半導體裝置200應用與實施例1關聯說明的各種改變例的結構。

另外，在實施例2中，高濃度區域210a優選被形成在柱區35的正下方的范圍內，更優選被形成在與柱區35的正下方的范圍相比較廣的范圍內。例如，在使柱區35沿著虛設溝槽14b而斷續地形成的情況下，如圖16～17所示，優選將從半導體基板12的上表面觀察時的高濃度區域210的范圍擴大為與柱區35的范圍相比較大。此外，也可以采用如下方式，即，如圖18所示，將柵極溝槽14a與虛設溝槽14b之間的大致整個區域作為高濃度區域210a，并且僅將柵極溝槽14a的附近作為低濃度區域210b。

實施例3

在如圖19所示的實施例3的半導體裝置300中，柱區35的結構與實施例1的半導體裝置10不同。實施例3的半導體裝置300的其他結構與實施例1的半導體裝置10相同。

在實施例3的半導體裝置300中，柱區35具有從勢壘區34向上方延伸的第一部分35a和從第一部分35a向遠離虛設溝槽14b的方向延伸的第二部分35b。第一部分35a的上端部被層間絕緣膜20覆蓋。第二部分35b的柵極溝槽14a側的端部未被層間絕緣膜20覆蓋，而是與上部電極22肖特基連接。

在實施例3的半導體裝置300中，第二部分35b的端部與上部電極22連接，第一部分35a的上端部未與上部電極22連接。因此，如圖19的箭頭a7、a8所示，漏電流的路徑長于實施例1的路徑(箭頭a1、a2)。因此，能夠抑制漏電流。

另外，也考慮到通過將柱區35的深度方向上的尺寸(即，體區32的厚度)延長，從而將漏電流的路徑延長。但是，當欲形成這種柱區35時，需要注入高能量離子，從而會在半導體基板12中產生損傷。通過如實施例3那樣使柱區35的表面部分局分地在橫向上延伸，從而能夠在不使柱區35的深度方向上的尺寸變長的條件下，提高漏電流的路徑的電阻。

以上，對實施例3的半導體裝置300進行了說明。另外，也可以對實施例3的半導體裝置300應用與實施例1關聯說明的各種改變例的結構。

另外，在使柱區35與上部電極22肖特基接觸的情況下，難以穩定地形成勢壘高度。在該勢壘高度較低的情況下或使柱區35與上部電極22歐姆接觸的情況下，如實施例3那樣，通過第二部分35b來抑制漏電流將更為有效。

此外，在實施例3中，虛設電極58的上部被層間絕緣膜20覆蓋。但是，也可以將虛設電極58的上部直接與上部電極22連接。在這種情況下，如圖20所示，將構成虛設電極58的多晶硅的一部分設置在半導體基板12的上表面12a上，因此能夠將虛設電極58與上部電極22連接。此外，通過在上表面12a上的多晶硅與柱區35的第一部分35a之間設置層間絕緣膜21，從而能夠防止第一部分35a與上部電極22連接的情況。

此外，如圖21所示，也可以在虛設溝槽14b的旁邊局部地設置柱區35。在這種情況下，優選為，在柵極溝槽14a的旁邊局部地設置發射區30，并且在各溝槽的長度方向上，將第二部分35b的位置與發射區30的位置錯開。根據這種結構，能夠確保發射區30與第二部分35b的距離較長，從而能夠減少在igbt中發生閂鎖效應的風險。

下面對本說明書所公開的技術進行說明。另外，下面所說明的技術事項為各自獨立且有用的事項。

在本說明書所公開的一個示例的半導體裝置中，柱區與虛設絕緣膜相接。由此，能夠進一步縮窄柵極溝槽與虛設溝槽的間隔。

在本說明書所公開的一個示例的半導體裝置中，半導體基板還具有中間區域，該中間區域為p型，并被配置在柵極溝槽與虛設溝槽之間且被配置在勢壘區與漂移區之間，并且與柵極絕緣膜相接且與虛設絕緣膜相接。與柵極溝槽和虛設溝槽之間的中間位置相比靠虛設溝槽側的中間區域的p型雜質濃度的平均值高于與中間位置相比靠柵極溝槽側的中間區域的p型雜質濃度的平均值。根據這種結構，能夠抑制漏電流從漂移區穿過虛設溝槽的側面附近而朝向柱區流通的情況。

柱區具有從勢壘區向朝向表面的方向延伸的第一部分和從第一部分向遠離虛設溝槽的方向延伸的第二部分，第二部分與表面電極連接，第一部分的表面側的端部不與表面電極連接。根據這種結構，能夠使流過柱區的電流的路徑延長。由此，能夠抑制經由柱區而流通的漏電流。

以上，雖然對本發明的具體示例進行了說明，但這些只不過是示例，并不對權利要求書進行限定。在權利要求書所記載的技術中，包括對以上所例示的具體示例進行了各種改變、變更后的技術。

本說明書或附圖中所說明的技術要素通過單獨或各種組合的方式來發揮技術上的有用性，并不限制于申請時權利要求所記載的組合。此外，本說明書或附圖所例示的技術同時實現多個目的，并且實現其中一個目的本身便具有技術上的有用性。