具有減少的傳導路徑區域的電阻式存儲器單元的制作方法

本發明涉及具有用于形成傳導路徑(例如傳導纖絲或空位鏈)的減少區域的電阻式存儲器單元，例如導電橋接隨機存取存儲器(CBRAM)或電阻式隨機存取存儲器(ReRAM)單元。

背景技術：

電阻式存儲器單元(例如導電橋接存儲器(CBRAM)及電阻式RAM(ReRAM)單元)是提供優于常規快閃存儲器單元的尺度及成本的新型非易失性存儲器單元。CBRAM是基于固體電解質內的離子的物理再定位。CBRAM存儲器單元可由兩個固體金屬電極制成，一個固體金屬電極相對較惰性(例如鎢)，另一固體金屬電極具電化學活性(例如銀或銅)，其中所述電解質的薄膜介于所述兩個固體金屬電極之間。CBRAM單元的基本理念是通過橫跨通常不具傳導性的膜施加偏置電壓而建立由橫跨所述非傳導膜的單個或極少納米級離子形成的可編程傳導纖絲。所述非傳導膜是指所述電解質，因為其通過氧化/還原過程而建立所述纖絲，非常類似于電池。在ReRAM單元中，通過在絕緣體中建立空位鏈而進行傳導。建立所述纖絲/空位鏈建立接通狀態(所述電極之間的高傳導)，同時通過施加與焦耳加熱電流相同的極性或以較小電流施加相反極性而溶解所述纖絲/空位鏈以使所述電解質/絕緣體恢復為其非傳導切斷狀態。

已證實，各種材料可用于電阻式存儲器單元中的電解質及電極兩者。一個實例是基于Cu/SiOx的單元，其中Cu是活性金屬源電極且SiOx是電解質。

電阻式存儲器單元面臨的常見問題是接通狀態保持，即，使傳導路徑(纖絲或空位鏈)尤其在存儲器部件通常可承受的高溫(85℃/125℃)下保持穩定的能力。

圖1展示具有布置于底部電極12(例如鎢)上的頂部電極10(例如銅)的常規CBRAM單元1A，其中電解質或中間電極14(例如SiO₂)布置于頂部電極與底部電極之間。當將偏置電壓施加于單元1A時，傳導纖絲18通過電解質14而從底部電極12伸長到頂部電極10。此結構具有各種潛在限制或缺點。例如，用于纖絲形成的有效橫截面區域(其在本文中是指有效纖絲形成區域(指示為A_FF)，或替代地是指“局限區”)相對較大且不受限以使纖 絲形成區域易受非本征缺陷影響。此外，多纖絲根部形成很可能歸因于可導致較弱(不穩健)纖絲的相對較大區域。一般來說，有效纖絲形成區域A_FF的直徑或寬度(由“x”指示)與從底部電極12到頂部電極10的纖絲伸長距離(在此情況中為電解質14的厚度，由“y”指示)之間的比率越大，多根部纖絲形成的概率就越大。此外，大電解質容積包圍纖絲，其提供纖絲的擴散路徑且因此可提供較差保持性。因此，限制其中形成傳導路徑的電解質材料的容積可提供歸因于空間局限的更穩健纖絲。可通過減少底部電極12與電解質14之間的接觸區域而限制其中形成傳導路徑的電解質材料的容積。

如本文中所使用，“傳導路徑”是指傳導纖絲(例如，在CBRAM單元中)、空位鏈(例如，在基于氧空位的ReRAM單元中)或任何其它類型的傳導路徑(其用于連接非易失性存儲器單元的底部電極及頂部電極(通常通過布置于底部電極與頂部電極之間的電解質層或區域))。如本文中所使用，“電解質層”或“電解質區域”是指傳導路徑通過其而伸長的底部電極與頂部電極之間的電解質/絕緣體/存儲器層或區域。

圖2展示CBRAM單元形成的某些原理。傳導路徑18可橫向地形成及生長，或分支成多個平行路徑。此外，傳導路徑的位置可隨著每一編程/擦除循環而改變。這可促成邊際切換性能、可變性、高溫保持問題及/或切換持久性。圖中已展示限制切換容積有益于操作。這些原理適用于ReRAM單元及CBRAM單元。采用這些技術的關鍵障礙是切換一致性。

圖3A及3B展示CBRAM單元(例如，其具有1個晶體管1個電阻式存儲器元件(1T1R)架構)的實例已知底部電極配置1B的示意圖及電子顯微鏡圖像。在此實例中，底部電極12是圓柱形通孔，例如具有Ti/TiN襯里的鎢填充通孔。底部電極12可提供(例如)約30,000平方納米的相對較大有效纖絲形成區域A_FF或局限區，其可導致上文所討論的一或多個問題或缺點。

技術實現要素：

一些實施例提供電阻式存儲器單元(例如CBRAM或ReRAM單元)，其比已知單元更精確地聚焦電場，這可提供更一致纖絲形成，從而改善編程電壓的一致性及單元可預測性。例如，一些實施例提供用于實現從單元的底部電極發出的高度聚焦電場的技術。在一些實施例中，可相比于已知電阻式存儲器單元而減少底部電極的有效橫截面區域或“局限區”。例如，可將局限區域減少到小于1,000平方納米、小于100平方納米、小于10平方納米或甚至小于1平方納米。

根據一個實施例，一種形成電阻式存儲器單元(例如CBRAM或ReRAM)的方法可包含：形成底部電極層；氧化所述底部電極層的暴露區域以形成氧化區域；移除接近于所述氧化區域的所述底部電極層的區域，由此形成具有相鄰于所述氧化區域的尖端區域的底部電極；及使電解質區域及頂部電極形成于所述底部電極及所述氧化區域的至少一部分上，使得所述電解質區域布置于所述底部電極的所述尖端區域與所述頂部電極之間，且當將電壓偏置施加于所述存儲器單元時，所述電解質區域提供用于從所述底部電極的所述尖端區域到所述頂部電極的傳導纖絲或空位鏈形成的路徑。

根據另一實施例，一種形成單元(例如CBRAM或ReRAM單元)陣列的方法可包含：使底部電極層形成于襯底上；氧化所述底部電極層的多個暴露區域以形成彼此間隔開的多個氧化區域；移除相鄰氧化區域之間的所述底部電極層的區域，由此形成多個底部電極，每一底部電極具有所述底部電極的上側處的相應氧化區域及相鄰于所述相應氧化區域的至少一個尖端區域；使電解質層及頂部電極層形成于所述多個底部電極及所述相應氧化區域上；及移除所述電解質層及頂部電極層的部分以使電解質區域及頂部電極形成于每一底部電極及相應氧化區域上，由此形成單元陣列，每一單元包含相應底部電極、相應氧化區域、相應電解質區域及相應頂部電極；其中對于每一單元，所述相應電解質區域布置于所述相應底部電極的所述尖端區域與所述相應頂部電極之間，由此提供用于形成從所述相應底部電極的所述尖端區域通過所述相應電解質區域而到所述相應頂部電極的至少一個傳導纖絲或空位鏈的路徑。

附圖說明

下文參考圖式來討論實例實施例，其中：

圖1展示實例常規CBRAM單元；

圖2展示CBRAM單元形成的某些原理；

圖3A及3B展示實例已知CBRAM單元配置的示意圖及電子顯微鏡圖像；

圖4A到4K說明根據本發明的一個實施例的用于形成電阻式存儲器單元(例如CBRAM或ReRAM單元)的陣列的實例方法；

圖5A說明根據一個實施例的第一實例頂部電極接觸配置；及

圖5B說明根據另一實施例的第二實例頂部電極接觸配置。

具體實施方式

圖4A到4K說明根據一個實施例的用于形成電阻式存儲器單元陣列(例如導電橋接存儲器(CBRAM)及電阻式RAM(ReRAM)單元陣列)的實例方法。如圖4A中所展示，使用任何適合技術來形成電介質襯底100(例如SiO₂)。接著，如圖4B中所展示，底部電極層102及硬掩模層104沉積或形成于電介質襯底100上。底部電極層102可包括任何適合傳導材料(例如多晶硅、摻雜多晶硅、非晶硅、摻雜非晶硅或任何其它適合材料)，且可以任何適合方式沉積或形成底部電極層102。硬掩模層104可由任何適合材料(例如氮化硅)形成，且可以此項技術中已知的任何適合方式沉積或形成硬掩模層104。

接著，如圖4C中所展示，使用任何適合光刻技術，(例如)通過使光致抗蝕劑層106形成及圖案化于硬掩模層104上而圖案化硬掩模層104。如所展示，通過經圖案化光致抗蝕劑層106而暴露硬掩模層104的某些區域。接著，如圖4D中所展示，執行蝕刻工藝以移除光致抗蝕劑層106及對應于圖4C中所展示的暴露區域的硬掩模層104的部分，由此形成具有開口105的陣列的經圖案化硬掩模104A。

圖4C及4D的圖案化工藝及蝕刻工藝可經選擇以使得開口105具有任何所要大小及形狀。例如，開口105可具有圓形或橢圓形橫截面(在平行于底部電極層102的平面中)，因此提供圓柱形或長圓柱形開口105。作為另一實例，開口105可具有矩形或另外細長橫截面(在平行于底部電極層102的平面中)，由此提供細長溝槽式開口105。開口105可具有任何其它適合形狀及大小。

接著，如圖4E中所展示，執行氧化工藝以氧化通過經圖案化硬掩模104A中的開口105而暴露的底部電極層102的區域，由此形成許多間隔開的氧化區域110。在一些實施例中，每一氧化區域110可具有垂直于底部電極層102而延伸的大體上橢圓形、圓形、曲形或另外非正交形橫截面(即，圖4E中所展示的橫截面)。

接著，如圖4F中所展示，移除硬掩模104A且蝕刻剩余底部電極層102及氧化區域110以形成間隔開的底部電極102A及對應氧化區域110的陣列。替代地，可在底部電極102A的蝕刻期間移除硬掩模104A。可以任何適合方式(例如，通過將圖案化掩模或光致抗蝕劑層施加于堆疊上方且在所述堆疊上方利用所述圖案化掩模或光致抗蝕劑層，或通過使用氧化區域110本身作為掩模(例如，使用對非氧化底部電極材料具選擇性的蝕刻))蝕刻底部電極層102及氧化區域110。蝕刻可或可不經圖案化以遵循由開口105界定的圖案(且因此跟隨氧化區域110的圖案)。因此，底部電極102A可具有可與或可不與蝕刻工藝之前的開口105及氧化區域110的形狀及大小對應的任何形狀及大小。例如，底部電極102A可具有：圓柱形或細長圓柱形形狀，其具有圓形或橢圓形周邊；或矩形棱柱形狀，其具有細長矩形外周邊。

另外，可相對于每一氧化區域110的橫向或外周邊邊沿或范圍而選擇蝕刻的橫向邊沿。例如，參考圖4E，蝕刻的橫向邊沿可與每一氧化區域110的外周邊邊沿對準，如由虛線E₁所指示。替代地，蝕刻的橫向邊沿可在每一氧化區域110的外周邊邊沿外對準，如由虛線E₂所指示，使得蝕刻后底部電極102A具有氧化區域110的外周邊邊沿外的橫向區域。替代地，蝕刻的橫向邊沿可在每一氧化區域110的外周邊邊沿內對準，如由虛線E₃所指示，使得蝕刻延伸以移除氧化區域110的外部分。

返回到4F，每一底部電極102A具有相鄰于相應氧化區域的尖端區域114。可至少部分由氧化區域110界定尖端區域114的形狀。例如，當氧化區域110的垂直橫截面呈橢圓形或以其它方式朝向襯底100向下彎曲時，朝向氧化區域110的橫向周邊的彎曲區域有助于界定底部電極102A的尖端區域114的形狀。因此，在垂直平面中，尖端區域114可界定小于90度的角度α，如圖4F中所展示。

尖端區域114可圍繞底部電極102A的橫向周邊(例如圓形、橢圓形或矩形周邊)部分或完全延伸。在一些實施例中，底部電極102A的橫向周邊界定多個側(例如，矩形周邊界定四個側)，且尖端區域114沿周邊的一側、兩側、三側或三側以上延伸。

接著，如圖4G中所展示，電解質層120及頂部電極層122形成于底部電極陣列102A及對應氧化區域110上。電解質層120可包括任何適合電介質型或憶阻型材料，例如SiO_x(例如SiO₂)、GeS、CuS、TaO_x、TiO₂、Ge₂Sb₂Te₅、GdO、HfO、CuO、Al₂O₃或任何其它適合材料。頂部電極層122可包括任何適合傳導材料(例如Ag、Al、Cu、Ta、TaN、Ti、TiN、W或任何其它適合材料)，且可以任何適合方式沉積或形成頂部電極層122。

接著，如圖4H中所展示，使用任何適合光刻技術，(例如)通過使光掩模130形成及圖案化于頂部電極層122上而圖案化堆疊。如圖中所展示，通過圖案化光掩模130而暴露頂部電極層122的某些區域。在所說明的實施例中，經圖案化光致抗蝕劑層130只覆蓋每一下伏底部電極102A/氧化區域110的部分。

接著，如圖4I中所展示，執行蝕刻工藝以移除頂部電極層122及電解質層120的暴露部分。在一些實施例中，蝕刻可對氧化區域110具選擇性，使得氧化區域110及下伏底部電極102A不被移除，同時暴露氧化區域110及底部電極102A的表面。如所展示，頂部電極層122及電解質層120的剩余部分界定用于每一底部電極102A/氧化區域110結構的相應頂部電極122A及電解質區域120A。

接著，如圖4J中所展示，可移除光掩模130的任何剩余部分以留下電阻式存儲器單元140的陣列138。每一單元140包含：底部電極102A，其在上表面處具有氧化區域110；頂部電極122A；及電解質區域120A，其布置于底部電極102A與頂部電極122A之間。圖 4K中展示一個單元140的特寫。如所展示，電解質區域120A布置于底部電極102A的尖端區域114與頂部電極122A之間，其提供用于形成從底部電極102A的尖端區域114通過電解質區域120A而到頂部電極122A的傳導纖絲或空位鏈的傳導路徑，所述傳導路徑由所說明的虛線箭頭CP指示。

包含尖端區域114的單元140的結構可提供相對較小或受限的有效纖絲形成區域A_FF、或局限區。例如，大體上垂直于纖絲伸長方向的平面中所測量的有效纖絲形成區域A_FF可小于1,000平方納米。在一些實施例中，有效纖絲形成區域A_FF小于100平方納米。在特定實施例中，有效纖絲形成區域A_FF小于10平方納米或甚至小于1平方納米。此減少的局限區可對電阻式存儲器單元(例如CBRAM或ReRAM單元)提供比具有較大局限區的單元更可預測且更可靠的纖絲形成。這可提供下列益處中的一或多者：較低擦除電流、低電阻狀態(LRS)的較窄分布、較高接通/切斷比率(HRS/LRS)、及改善失效率。

可使用任何適合接觸方案來使頂部電極122A連接于任何適合電路中或連接到任何適合電路。例如，圖5A及5B說明用于接觸頂部電極122A的兩個實例方案。首先，如圖5A中所展示，頂部接觸件150可經形成使得其接觸相應底部電極102A/氧化區域110上方的每一頂部電極122A的上部分。其次，如圖5B中所展示，頂部接觸件150可經形成使得其在相應底部電極102A/氧化區域110的橫向位置處接觸每一頂部電極122A的下部分。可以任何其它適合方式相對于頂部電極122A及其它單元組件而布置頂部接觸件150。

另外，應了解，可以任何適合或常規方式接觸每一底部電極102A(例如，用于連接到字線或位線)。例如，可通過下拉從存儲器膜凹入或偏移的接觸件而從上方接觸每一底部電極102A。作為另一實例，可通過將底部電極層102直接沉積于硅化活性硅區域且接著在位線的端處接觸所述活性區域而從下方接觸每一底部電極102A。

雖然本發明中已詳細地描述所揭示的實施例，但是應了解，可在不背離本發明的精神及范圍的情況下對所述實施例作出各種改變、替代及更改。