半導體器件結構的結構和形成方法與流程

本申請要求于2015年5月22日提交的美國臨時申請第62/165,369號的優先權，其全部內容通過引用結合于此作為參考。

技術領域

本發明實施例涉及半導體器件結構的結構和形成方法。

背景技術：

半導體集成電路(IC)產業已經歷了快速發展。IC材料和設計中的技術進步已經產生了數代的IC，其中每代IC都具有比上一代IC更小和更復雜的電路。

在IC發展過程中，功能密度(即，每一芯片面積上互連器件的數量)通常已經增加而幾何尺寸(即，使用制造工藝可以制造的最小的組件(或線))卻已減小。通常這種按比例縮小工藝通過提高生產效率和降低相關成本而帶來益處。

然而，這些進步已增加了加工和生產IC的復雜度。由于部件尺寸持續降低，制造工藝持續變得難以實施。因此，形成越來越小的尺寸的可靠的半導體器件是一種挑戰。

技術實現要素：

根據本發明的一些實施例，提供了一種半導體器件結構，包括：柵極堆疊件，位于半導體襯底上方；覆蓋元件，位于所述柵極堆疊件上方，其中，所述覆蓋元件具有上部和下部，并且所述上部比所述下部更寬；以及間隔元件，位于所述覆蓋元件的側壁和所述柵極堆疊件的側壁上方。

根據本發明的另一些實施例，還提供了一種半導體器件結構，包括： 柵極堆疊件，位于半導體襯底上方；覆蓋元件，位于所述柵極堆疊件上方，其中，所述覆蓋元件具有靠近所述柵極堆疊件的第一寬度和靠近所述覆蓋元件的上部的第二寬度，并且所述第二寬度大于所述第一寬度；以及間隔元件，位于所述覆蓋元件的側壁和所述柵極堆疊件的側壁上方。

根據本發明的又一些實施例，還提供了一種用于形成半導體器件結構的方法，包括：在半導體襯底上方形成柵電極；在所述柵電極的側壁上方形成間隔元件；部分地去除所述柵電極和所述間隔元件以在所述間隔元件之間形成凹槽，其中，所述凹槽沿著從所述凹槽的底部朝向所述凹槽的頂部的方向變寬；去除所述柵電極的剩余部分，從而使得所述凹槽變得更深；在去除所述柵電極的剩余部分之后，在所述凹槽中形成金屬柵極堆疊件；以及在所述金屬柵極堆疊件之上并且在所述間隔元件之間形成覆蓋元件。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的方面。應該強調的是，根據工業中的標準實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增大或減小。

圖1A至圖1G是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。

圖2是根據一些實施例的半導體器件結構的截面圖。

具體實施方式

以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。以下將描述組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。此外，本發明可以在各個實例中重復參考標號和字符。這種重復是為了簡化和清楚的目的，并且其本身并不表示所論述多個實施例 和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。

描述了本發明的一些實施例。圖1A至圖1G是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。可以在圖1A至圖1G描述的階段之前、期間和/或之后提供額外的操作。對于不同的實施例，描述的一些階段可以被替換或消除。可以將額外的部件添加至半導體器件結構。對于不同的實施例，下文描述的一些部件可以被替換或消除。

如圖1A，提供了半導體襯底100。在一些實施例中，半導體襯底100是諸如半導體晶圓的塊狀半導體襯底。例如，半導體襯底100是硅晶圓。半導體襯底100可以包括硅或諸如鍺的其他元素半導體材料。在一些其他實施例中，半導體襯底100包括化合物半導體。化合物半導體可以包括砷化鎵、碳化硅、砷化銦、磷化銦、另一個合適的材料、或它們的組合。

在一些實施例中，半導體襯底100包括絕緣體上半導體(SOI)襯底。可以使用注氧隔離(SIMOX)工藝、晶圓接合工藝、另一適用的方法或它們的組合來制造SOI襯底。

在一些實施例中，形成一個或多個鰭結構。如圖1A所示，示出了一個鰭結構(鰭結構101)。在一些實施例中，在半導體襯底100中形成多個凹槽(或溝槽)(未示出)。結果，包括鰭結構101的多個鰭結構形成在凹槽之間。在一些實施例中，一個或多個光刻和蝕刻工藝用于形成凹槽。

如圖1A所示，根據一些實施例，在凹槽中形成隔離部件(未示出)以圍繞鰭結構101的下部。隔離部件是用于限定和電隔離在半導體襯底100中和/或上方形成的各個器件元件。在一些實施例中，隔離部件包括淺溝槽隔離(STI)部件、硅的局部氧化(LOCOS)部件、其他合適的隔離部件，或它們的組合。

在一些實施例中，每一個隔離部件都具有多層結構。在一些實施例中，該隔離部件是由介電材料制成的。介電材料可以包括氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低K介電材料、另一合適的材料、或它們的組合。在一些實施例中，STI襯墊(未示出)用于減小半導體襯底100和隔離部件之間的界面處的晶體缺陷。同樣，STI襯墊也可以用來減小鰭結構和隔離部件之間的界面處的晶體缺陷。

在一些實施例中，在半導體襯底100上方沉積介電材料層。介電材料層覆蓋包括鰭結構101的鰭結構并且填充鰭結構之間的凹槽。在一些實施例中，使用化學汽相沉積(CVD)工藝、旋涂工藝、另一適用的工藝或它們的組合沉積介電材料層。在一些實施例中，實施平坦化工藝以減薄介電材料層直到暴露出鰭結構101。平坦化工藝可以包括化學機械拋光(CMP)工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。之后，回蝕刻介電材料層至低于鰭結構101的頂部。結果，形成隔離部件。根據一些實施例，包括鰭結構101的鰭結構從隔離部件突出。

如圖1A，根據一些實施例，將柵極介電層104沉積在隔離部件和鰭結構101上方。在一些實施例中，該柵極介電層104是由氧化硅、氮化硅、氮氧化硅、具有高介電常數(高K)的介電材料、另一合適的介電材料或它們的組合制成的。高K介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高K材料或它們的組合。在一些實施例中，柵極介電層104是偽柵極介電層，其將隨后被去除。在一些其他實施例中，未形成柵極介電層104。

在一些實施例中，采用化學汽相沉積(CVD)工藝、原子層沉積(ALD)工藝、熱氧化工藝、物理汽相沉積(PVD)工藝、另一適用的工藝或它們的組合沉積該柵極介電層104。

之后，如圖1A所示，根據一些實施例，在柵極介電層104上方形成柵電極106以覆蓋鰭結構101的一部分。在一些實施例中，柵電極106是將被金屬柵電極取代的偽柵電極。在一些實施例中，該柵電極106是由多晶硅制成的。在一些實施例中，鰭結構101的位于柵電極106下方的部分用 作將被形成的晶體管的溝道區。

在一些實施例中，使用CVD工藝或另一適用的工藝在柵極介電層104上方沉積柵電極層。在一些實施例中，柵電極層是由多晶硅制成的。之后，根據一些實施例，在柵電極層上方形成圖案化的硬掩模層(未示出)。圖案化的硬掩模層可以用于將柵電極層圖案化成包括圖1A中所示的柵電極106的一個或多個柵電極。在一些實施例中，如圖1A所示，也圖案化柵極介電層104。柵電極106和柵極介電層104可以一起形成柵極堆疊件109。

在一些實施例中，柵極堆疊件109是偽柵極堆疊件，并且將被金屬柵極堆疊件取代。在一些實施例中，柵極堆疊件109圍繞鰭結構101的側面和頂面并且進一步延伸在半導體襯底100上方。

在一些實施例中，圖案化的硬掩模層包括第一硬掩模層和第二硬掩模層。第一硬掩模層位于柵電極層和第二硬掩模層之間。在一些實施例中，第一硬掩模層是由氮化硅制成的。在一些實施例中，第二硬掩模層是由氧化硅制成的。在一些實施例中，第二硬掩模層比第一硬掩模層厚。

在一些實施例中，密封元件(未示出)形成在柵極堆疊件109的側壁上方。密封元件可用于保護柵極堆疊件109和/或協助后續的用于形成輕摻雜的源極/漏極(LDS/D)區的工藝。在一些實施例中，離子注入工藝用于形成LDS/D區。在一些其他實施例中，未形成密封元件。在一些其他實施例中，未形成LDS/D區。

之后，如圖1A所示，根據一些實施例，在柵極堆疊件109的側壁上方形成間隔元件108。間隔元件108可用于保護柵極堆疊件109和/或協助隨后的用于形成源極/漏極部件的工藝。在一些實施例中，該間隔元件108是由介電材料制成的。介電材料可以包括氮化硅、氮氧化硅、氧化硅、另一合適的材料或它們的組合。

在一些實施例中，在半導體襯底100和柵極堆疊件109上方沉積介電材料層。可以采用CVD工藝、ALD工藝、旋涂工藝、另一適用的工藝、或它們的組合沉積介電材料層。然后，使用諸如各向異性蝕刻工藝的蝕刻工藝部分地去除介電材料層。結果，介電材料層的位于柵極堆疊件109的側壁上方的剩余部分形成間隔元件108。

如圖1A所示，根據一些實施例，在鰭結構101的靠近柵極堆疊件109的部分上方形成源極/漏極部件112。在一些實施例中，部分地去除鰭結構101以形成靠近間隔元件108的凹槽。之后，如圖1A所示，根據一些實施例，實施外延生長工藝以形成源極/漏極部件112。在一些實施例中，源極/漏極部件112也用作可以對源極/漏極部件112之間的溝道區施加應變或應力的應力源。可以相應地改進載流子遷移率。

如圖1A所示，根據一些實施例，介電層114形成為圍繞柵極堆疊件109。在一些實施例中，沉積介電材料層以覆蓋源極/漏極部件112、間隔元件108和柵極堆疊件109。之后，平坦化工藝用于部分地去除介電材料層。可以部分地去除介電材料層，直到暴露出柵電極106。結果，形成介電層114。

在一些實施例中，該介電材料層是由氧化硅、氮氧化硅、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、氟化硅酸鹽玻璃(FSG)、低k材料、多孔介電材料、另一合適的材料、或它們的組合制成的。在一些實施例中，采用CVD工藝、ALD工藝、旋涂工藝、另一適用的工藝、或它們的組合沉積該介電材料層。在一些實施例中，平坦化工藝包括CMP工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。

之后，根據一些實施例，執行多個蝕刻操作以去除柵電極106。在一些實施例中，在同一工藝室內執行這些蝕刻操作。

如圖1B所示，根據一些實施例，在第一蝕刻操作中去除柵電極106的部分，以形成凹槽116a。間隔元件108和保留在間隔元件108之間的柵電極106圍繞凹槽116a。在一些實施例中，凹槽116a的深度在從約10nm至約20nm的范圍內。在一些情況下，在部分去除柵電極106之后，間隔元件108可以朝向凹槽116a稍微塌陷。結果，凹槽116a的開口變得更小。

在一些實施例中，第一蝕刻操作涉及等離子體。在一些實施例中，在第一蝕刻操作中使用的反應氣體包括HBr、Cl₂、另一類似的氣體、另一合適的氣體或它們的組合。

如圖1C所示，根據一些實施例，在第二蝕刻操作中進一步去除柵電極 106的部分并且橫向地蝕刻間隔元件108。在一些實施例中，對間隔元件108的第一蝕刻操作的蝕刻速率低于對間隔元件108的第二蝕刻操作的蝕刻速率。

在第二蝕刻操作之后，凹槽(116a)變得更深并且表示為116b。在一些實施例中，凹槽116b的深度在從約20nm至約35nm的范圍內。如圖1C所示，在一些實施例中，沿著從凹槽116b的底部朝向凹槽116b的頂部的方向，凹槽116b變得更寬。

在一些實施例中，如圖1C所示，微調第二蝕刻操作的條件以橫向地蝕刻間隔元件108的上部。在一些實施例中，第二蝕刻操作涉及等離子體。在一些實施例中，在第二蝕刻操作中使用的反應氣體包括CHF₃、HBr、O₂、Ar、He、另一類似的氣體、另一合適的氣體，或它們的組合。在一些實施例中，CHF₃的體積濃度在從約50％至約90％的范圍內。在一些實施例中，HBr的體積濃度在從約20％至約30％的范圍內。在一些實施例中，O₂的體積濃度在從約10％至約40％的范圍內。

由于間隔元件108的橫向蝕刻，凹槽116b具有更大的開口。在一些實施例中，凹槽116b具有傾斜側壁。在一些其他實施例中，凹槽116b具有彎曲側壁。在一些實施例中，凹槽116b的寬度沿著從凹槽116b的底部至凹槽116b的頂部的方向逐漸增大。在一些實施例中，凹槽116b沿著從柵電極106的頂部朝向凹槽116b的頂部的方向逐漸變得更大。

如圖1D所示，根據一些實施例，在第三蝕刻操作中，進一步去除柵電極106的剩余部分。在一些實施例中，對間隔元件108的第二蝕刻操作的蝕刻速率高于對間隔元件108的第三蝕刻操作的蝕刻速率。在一些實施例中，在第三蝕刻操作期間，基本上不除去間隔元件108。

在第三蝕刻操作之后，凹槽(116b)變得更深并且表示為116c。在一些實施例中，凹槽116c的深度在從約60nm至約85nm的范圍內。之后，根據一些實施例，去除柵極介電層104。如圖1D所示，凹槽116c暴露出鰭結構101。

在一些實施例中，第三蝕刻操作涉及等離子體。在一些實施例中，在第二蝕刻操作中使用的反應氣體包括HBr、Cl₂、另一類似的氣體、另一合 適的氣體或它們的組合。在一些其他實施例中，在第一、第二和第三蝕刻操作之前、期間、之間和/或之后實施一個或多個其他操作。

如圖1E所示，根據一些實施例，沉積金屬柵極堆疊件層以填充間隔元件108之間的凹槽116c(或溝槽)。金屬柵極堆疊件層可以包括柵極介電層118、功函層120和導電填充層122。可以在金屬柵極堆疊件層之間形成一個或多個其他層。例如，在柵極介電層118和功函層120之間形成勢壘層。可以在功函層120和導電填充層122之間形成阻擋層。在一些實施例中，由于在上述的蝕刻操作之后，凹槽116c變寬(相比于在圖1B中示出的凹槽116a)，因此，金屬柵極堆疊件層的填充變得更加容易。

在一些實施例中，該柵極介電層118是由具有高介電常數(高K)的介電材料制成的。柵極介電層118可以由氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高K材料、或它們的組合制成。

功函層120用于向晶體管提供期望的功函數以增強器件性能，諸如提高閾值電壓。在一些實施例中，功函層120是能夠提供適合用于器件的功函數值的n型金屬層，諸如等于或小于約4.5eV。在一些實施例中，功函層120是能夠提供適合用于器件的功函數值的p型金屬層，諸如等于或大于約4.8eV。

n型金屬層可以包括金屬、金屬碳化物、金屬氮化物或它們的組合。例如，n型金屬層包括氮化鈦、鉭、氮化鉭、其他合適的材料，或它們的組合。p型金屬層可以包括金屬、金屬碳化物、金屬氮化物、其他合適的材料或它們的組合。例如，p型金屬包括氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的材料，或它們的組合。

功函層120也可以由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如、碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化合物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物、或它們的組合制成。可以微調功函層120的厚度和/或組分以調整功函數水平。例如，取決于氮化鈦層的厚度和/或組分，氮化鈦層可以用作p型金屬層或n型金屬層。

在一些實施例中，導電填充層122是由金屬材料制成的。金屬材料可 包括鎢、鋁、銅、另一種合適的材料或它們的組合。金屬柵極堆疊件層的形成可以涉及多個沉積工藝。沉積工藝可以包括CVD工藝、ALD工藝、PVD工藝、電鍍工藝、化學鍍工藝、旋涂工藝、另一適用的工藝或它們的組合。

如圖1F所示，根據一些實施例，實施平坦化工藝以去除間隔元件108之間的凹槽(或溝槽)外部的金屬柵極堆疊層的部分。結果，形成金屬柵極堆疊件123。金屬柵極堆疊件123包括柵極介電層118、功函層120和柵電極122’(諸如金屬柵電極)，該柵電極122’為導電填充層122的一部分。

如圖1G所示，根據一些實施例，回蝕刻金屬柵極堆疊件123。在一些實施例中，在回蝕刻工藝之后，柵電極122’從功函層120和/或柵極介電層118的頂面突出。

在一些實施例中，因為間隔元件108被橫向蝕刻，以提供具有更大開口的凹槽。因此，由于較大的開口，可以很好地實施用于回蝕刻金屬柵極堆疊件123的蝕刻工藝。覆蓋元件的后續形成以及用于形成至金屬柵極堆疊件123的導電接觸件的后續工藝顯著改善。

之后，如圖1G所示，根據一些實施例，在回蝕刻的金屬柵極堆疊件123上方形成覆蓋元件124。在一些實施例中，覆蓋元件124與金屬柵極堆疊件123是直接接觸的。在一些實施例中，覆蓋元件124與柵電極122’直接接觸。在一些實施例中，覆蓋元件124與功函層120直接接觸。在一些實施例中，覆蓋元件124與柵極介電層118直接接觸。在一些實施例中，覆蓋元件124與間隔元件108直接接觸。在一些實施例中，柵電極122’透入至覆蓋元件124內。在一些實施例中，覆蓋元件124圍繞柵電極122’的上部。在一些實施例中，覆蓋元件124連續地圍繞柵電極122’的上部。

在一些實施例中，覆蓋元件124是由介電材料制成的。介電材料可以包括氮化硅、氮氧化硅、另一合適的材料或它們的組合。在一些實施例中，在介電層114、間隔元件108和回蝕刻的金屬柵極堆疊件123上方沉積保護材料層(諸如介電層)。在一些實施例中，該保護材料層是由介電材料制成。介電材料可以包括氮化硅、氮氧化硅、碳化硅、碳氮化硅、氧化物、另一類似的材料、另一合適的材料、或它們的組合。在一些實施例中，保 護材料層采用CVD工藝、ALD工藝、旋涂工藝、另一個適用的工藝、或它們的組合沉積。

之后，根據一些實施例，去除間隔元件108之間的凹槽外部的保護材料層的部分。因此，如圖1G所示，保護材料層的其余部分形成覆蓋元件124。在一些實施例中，平坦化工藝用于部分地去除保護材料層以實現覆蓋元件124的形成。在一些實施例中，平坦化工藝包括化學機械拋光(CMP)工藝、研磨工藝、蝕刻工藝、另一適用的工藝、或它們的組合。

如圖1G所示，覆蓋元件124具有頂部124t和底部124b。覆蓋元件124具有靠近金屬柵極堆疊件123(或底部124b)的第一寬度W₁和靠近覆蓋元件124的頂部124t的第二寬度W₂。寬度W₂大于寬度W₁。在一些實施例中，第一寬度W₁在從約25nm到約35nm的范圍內。在一些實施例中，第二寬度W₂是在從約27nm到約37nm的范圍內。在一些實施例中，覆蓋元件124具有上部和下部。如圖1G所示，上部比下部更寬。

在一些實施例中，覆蓋元件124沿著從頂部124t朝向覆蓋元件124的底部124b的方向逐漸變窄。在一些實施例中，覆蓋元件124沿著從頂部124t朝向金屬柵極堆疊件123的方向逐漸變窄。在一些實施例中，間隔元件108沿著從覆蓋元件124的底部124b朝向間隔元件108的頂部108t的方向逐漸變窄。

如圖1G所示，在金屬柵極堆疊件123的底部125B和側壁125V之間具有夾角α。在一些實施例中，應當將夾角α小心地控制在適當范圍內。在一些實施例中，該夾角α在從約85度到約95度的范圍內。如圖1G所示，在覆蓋元件124的側壁125S與從金屬柵極堆疊件123的側壁125V朝向覆蓋元件124的頂部124t延伸的虛平面L之間存在夾角θ。在一些實施例中，應當將夾角θ小心地控制在合適的范圍內。在一些實施例中，夾角θ在從約1度到約10度的范圍內。

可以對本發明的實施例做出許多變化和/或修改。圖2是根據本發明的一些實施例的半導體器件結構的截面圖。相同的參考標號用于代表相同的元件。在一些實施例中，源極/漏極部件是在鰭結構101內形成的摻雜區。在一些其他實施例中，未形成鰭結構101。在這些情況下，源極/漏極部件 是在半導體襯底100內形成的摻雜區。

本發明的實施例形成了具有柵極堆疊件和位于柵極堆疊件的側壁上方的間隔元件的半導體器件結構。部分地去除間隔元件和柵極堆疊件的上部以在柵極堆疊件上方和在間隔元件之間形成凹槽。凹槽具有比凹槽的下部更寬的上部。之后，去除柵極堆疊件的剩余部分。之后，在凹槽中形成金屬柵極堆疊件和然后回蝕刻金屬柵極堆疊件。在金屬柵極堆疊件上方和在間隔元件之間形成覆蓋元件。由于凹槽的輪廓，改進了柵極堆疊件的剩余部分的去除、金屬柵極堆疊件的形成、金屬柵極堆疊件的回蝕刻以及覆蓋元件的形成的工藝的質量。

根據一些實施例，提供了一種半導體器件結構。半導體器件結構包括位于半導體襯底上方的柵極堆疊件和位于柵極堆疊件上方的覆蓋元件。覆蓋元件具有上部和下部，并且上部比下部更寬。半導體器件結構還包括位于覆蓋元件的側壁和柵極堆疊件的側壁上方的間隔元件。

根據一些實施例，提供了一種半導體器件結構。半導體器件結構包括位于半導體襯底上方的柵極堆疊件。半導體器件結構還包括位于柵極堆疊件上方的覆蓋元件，并且覆蓋元件具有靠近柵極堆疊件的第一寬度和靠近覆蓋元件的上部的第二寬度。第二寬度大于第一寬度。半導體器件結構還包括位于覆蓋元件的側壁和柵極堆疊件的側壁上方的間隔元件。

根據一些實施例，提供了一種用于形成半導體器件結構的方法。該方法包括：在半導體襯底上方形成柵電極和在柵電極的側壁上方形成間隔元件。該方法也包括：部分地去除柵電極和間隔元件以在間隔元件之間形成凹槽。凹槽沿著從凹槽的底部朝向凹槽的頂部的方向變寬。該方法進一步包括去除柵電極的剩余部分，從而使得凹槽變得更深。此外，該方法包括在去除柵電極的剩余部分之后，在凹槽中形成金屬柵極堆疊件。該方法也包括在金屬柵極堆疊件之上并且在間隔元件之間形成覆蓋元件。

根據本發明的一些實施例，提供了一種半導體器件結構，包括：柵極堆疊件，位于半導體襯底上方；覆蓋元件，位于所述柵極堆疊件上方，其中，所述覆蓋元件具有上部和下部，并且所述上部比所述下部更寬；以及間隔元件，位于所述覆蓋元件的側壁和所述柵極堆疊件的側壁上方。

在上述半導體器件結構中，所述柵極堆疊件包括功函層和由所述功函層圍繞的柵電極。

在上述半導體器件結構中，所述覆蓋元件與所述功函層或者所述柵電極直接接觸。

在上述半導體器件結構中，所述柵電極從所述功函層的頂面突出。

在上述半導體器件結構中，所述柵電極透入至所述覆蓋元件內。

在上述半導體器件結構中，所述覆蓋元件沿著從所述覆蓋元件的頂部朝向所述柵極堆疊件的方向逐漸變窄。

在上述半導體器件結構中，所述間隔元件沿著從所述覆蓋元件的底部朝向所述間隔元件的頂部的方向逐漸變窄。

在上述半導體器件結構中，所述覆蓋元件與所述間隔元件直接接觸。

在上述半導體器件結構中，所述柵極堆疊件包括柵極介電層，并且所述柵極介電層與所述覆蓋元件直接接觸。

在上述半導體器件結構中，在所述覆蓋元件的側壁的上部與從所述柵極堆疊件的側壁朝向所述覆蓋元件的頂部延伸的虛平面之間存在夾角，并且所述夾角在從約1度至約10度的范圍內。

根據本發明的另一些實施例，還提供了一種半導體器件結構，包括：柵極堆疊件，位于半導體襯底上方；覆蓋元件，位于所述柵極堆疊件上方，其中，所述覆蓋元件具有靠近所述柵極堆疊件的第一寬度和靠近所述覆蓋元件的上部的第二寬度，并且所述第二寬度大于所述第一寬度；以及間隔元件，位于所述覆蓋元件的側壁和所述柵極堆疊件的側壁上方。

在上述半導體器件結構中，所述覆蓋元件是由介電材料制成的。

在上述半導體器件結構中，所述覆蓋元件與所述柵極堆疊件和所述間隔元件直接接觸。

在上述半導體器件結構中，所述柵極堆疊件包括功函層和由所述功函層圍繞的柵電極。

在上述半導體器件結構中，所述覆蓋元件圍繞所述柵電極的上部。

根據本發明的又一些實施例，還提供了一種用于形成半導體器件結構的方法，包括：在半導體襯底上方形成柵電極；在所述柵電極的側壁上方 形成間隔元件；部分地去除所述柵電極和所述間隔元件以在所述間隔元件之間形成凹槽，其中，所述凹槽沿著從所述凹槽的底部朝向所述凹槽的頂部的方向變寬；去除所述柵電極的剩余部分，從而使得所述凹槽變得更深；在去除所述柵電極的剩余部分之后，在所述凹槽中形成金屬柵極堆疊件；以及在所述金屬柵極堆疊件之上并且在所述間隔元件之間形成覆蓋元件。

在上述方法中，還包括：在形成所述覆蓋元件之前，回蝕刻所述金屬柵極堆疊件。

在上述方法中，所述金屬柵極堆疊件包括功函層和由所述功函層圍繞的柵電極，并且在回蝕刻所述金屬柵極堆疊件之后，所述柵電極從所述功函層的頂面突出。

在上述方法中，在第一蝕刻操作中實施所述柵電極和所述間隔元件的部分去除，在第二蝕刻操作中實施所述柵電極的剩余部分的去除，并且對于所述間隔元件的所述第一蝕刻操作的蝕刻速率比對于所述間隔元件的所述第二蝕刻操作的蝕刻速率高。

在上述方法中，在所述第一蝕刻操作之前和在形成所述間隔元件之后，去除所述柵電極的一部分。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解、他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優點的其他處理和結構。本領域技術人員也應該意識到、這種等效構造并不背離本發明的精神和范圍、并且在不背離本發明的精神和范圍的情況下、可以進行多種變化、替換以及改變。