半導體結構的制作方法

本發明涉及一種半導體結構，尤其是涉及一種外延半導體鰭片結構。

背景技術：

外延(epitaxial)結構廣泛地使用于半導體制作工藝中，舉例來說，現有技術常利用選擇性外延成長(selective epitaxial growth，以下簡稱為SEG)技術于一單晶基板內形成一晶格排列與基板相同的外延結構，例如硅鍺(silicon germanium，以下簡稱為SiGe)外延結構。利用SiGe外延結構的晶格常數(lattice constant)大于硅基板晶格的特點，SiGe外延結構可產生應力，并用于改善MOS晶體管的性能。

然而，外延結構的采用固然可有效提升元件效能，但外延結構的制作大大地增加了半導體制作工藝的復雜度以及制作工藝控制的困難度。舉例來說，在SiGe外延結構中，可增加鍺濃度來提升應力，然而較厚的SiGe外延結構或SiGe外延結構中較高的鍺濃度會在外延結構內產生差排(dislocation)，而差排的產生會導致外延結構提供的應力變低，因此更增加了具有外延結構的半導體元件在設計與制作上的難度。

由此可知，外延結構的存在雖可有效增進元件效能，但隨著半導體制作工藝與產品的復雜度不斷提升，業界仍不斷地面對挑戰。

技術實現要素：

因此，本發明的一目的在于提供一種半導體結構，用以避免外延結構生成時可能發生的差排缺陷影響最終半導體元件的性能。

為達上述目的，本發明提供一種半導體結構，該半導體結構包含有一半導體基底、一形成于該半導體基底上的介電結構、至少一形成于該半導體基底上的鰭片結構(fin)、以及形成于該鰭片結構內的差排(disclocation)區域。該半導體基底包含有一第一半導體材料，而該鰭片結構包含有該第一半導體材料與一第二半導體材料，且該第二半導體材料的一晶格常數(lattice constant) 不同于該第一半導體材料的一晶格常數。該介電結構包含有一頂部表面，而該鰭片結構在該介電結構的該頂部表面以上包含有一第一高度，該差排區域在該介電結構的該頂部表面以上包含有一第二高度，且該差排區域的該第二高度小于該鰭片結構的該第一高度的四分之一。

本發明提供另提供一種半導體結構，該半導體結構包含有一半導體基底、一形成于該半導體基底上且其內包含有至少一凹槽的介電結構、一形成于該凹槽內的鰭片結構、以及一形成于該鰭片結構內的差排區域。該半導體基底包含有一第一半導體材料，而該鰭片結構包含有該第一半導體材料與一第二半導體材料，且該第二半導體材料的一晶格常數不同于該第一半導體材料的一晶格常數。該差排區域的一最高部分高于該凹槽的一開口。

根據本發明所提供的半導體結構，導致應力降低的差排區域在介電結構頂部表面以上的高度為鰭片結構層在介電結構頂部表面以上的高度的四分之一。也就是說，本發明所提供的半導體結構的差排區域遠離鰭片結構的表面。由于在鰭式場效晶體管(fin field effect transistor，以下簡稱為FinFET)元件中，通道區域形成于鰭片結構的表面。因此，遠離鰭片結構表面的差排區域將使得差排缺陷對通道區域的影響降至最低，甚至使差排缺陷不再對通道區域造成影響。簡單地說，根據本發明所提供的半導體結構，即使差排區域形成鰭片結構之內，但仍不影響最終形成的晶體管元件的性能。

附圖說明

圖1至圖7為本發明所提供的半導體結構的制方法的一優選實施例的示意圖，其中：

圖3為本發明所提供的半導體結構的制方法的一變化型的示意圖；以及

圖5為本發明所提供的半導體結構的制方法的另一變化型的示意圖。

主要元件符號說明

100 半導體基底

102 介電結構

102S 介電結構的頂部表面

104 墊氧化層

106 硬掩模層

108、108’ 凹槽

110 外延層、第一部分

110t 外延層頂部表面、鰭片結構頂部表面

110b 外延層底部表面

112 應力松弛緩沖層、第二部分

120 差排區域

120t 差排區域最高部分

130 鰭片結構

140 柵極層

142 柵極介電層

144 柵極導電層

W_F 凹槽寬度、鰭片寬度

W_D 差排區域最寬部分的寬度

D 凹槽深度

H₁ 外延層高度

H₂ 應力松弛緩沖層高度

H_F 鰭片高度

H_D 差排區域在介電結構的頂部表面以上高度

具體實施方式

請參閱圖1至圖7，圖1至圖7為本發明所提供的半導體結構的制作方法的一優選實施例的示意圖。如圖1所示，本優選實施例所提供的半導體結構的制作方法首先提供一半導體基底100。半導體基底100包含有一第一半導體材料，第一半導體材料可以是硅、鍺、III-V族化合物(compound)、或者是II-VI族化合物。在本優選實施例中，第一半導體材料優選為硅，然而不限于此。另外，在本優選實施例中，半導體基底100可以是一塊硅(bulk)基底，且可具有(100)晶面(crystal plane)。接下來，可于半導體基底100上形成一介電結構102，介電結構102的制作方式可采用淺溝隔離(shallow trench isolation，以下簡稱為STI)的制作方法。簡單地說，首先于基底100上依序形成一墊氧化層104與一硬掩模層106，隨后圖案化墊氧化層104與硬掩模層106。如圖1所示，在本優選實施例中，圖案化的墊氧化層104與硬掩模層106可用以定義鰭片結構的位置與寬度，但不限于此。接下來，利用合適 的蝕刻制作工藝通過此一圖案化的墊氧化層104與硬掩模層106蝕刻半導體基底100，而于半導體基底100內形成多個凹槽(圖未示)。隨后，在該多個淺溝內填入絕緣材料。

請參閱圖2。接下來，進行一平坦化制作工藝，用以移除多余的絕緣材料與圖案化的硬掩模層106與墊氧化層104，而于半導體基底100上形成多個STI，而該多個STI即為本優選實施例中所述的介電結構102。接下來，利用合適的蝕刻制作工藝，例如但不限于一干蝕刻制作工藝，移除STI 102之間的半導體基底100，而于STI之間，即介電結構102內形成至少一凹槽108。在本優選實施例中，凹槽108的底部可如圖2所示，與介電結構102的底部共平面。另外，如圖2所示，凹槽108具有一寬度W_F以及一深度D，凹槽108的寬度W_F可用以定義一鰭片結構的寬度，在本優選實施例中凹槽108的寬度W_F可以例如是5納米(nanometer，nm)至15nm，而深度D可以例如是100nm至300nm。也就是說，本優選實施例的凹槽108具有一深寬比，而此深寬比介于10與60之間，但都不限于此。

另外請參閱圖3，圖3為本發明所提供的半導體結構的制作方法的一變化型的示意圖。在本變化型中，半導體基底100上可先形成一介電結構102，隨后通過合適的蝕刻制作工藝，例如一干蝕刻制作工藝，蝕刻介電結構102內的半導體基底100，而于介電結構102內形成至少一凹槽108’。值得注意的是，在本變化型中，蝕刻制作工藝可過度蝕刻(over-etching)暴露于介電結構102底部的半導體基底100，是以凹槽108’的底部如圖3所示，低于介電結構102的底部。

請參閱圖4。在形成凹槽108或108’之后，在凹槽108或108’內形成一外延層110。外延層110可通過SEG方法形成，但不限于此。且如圖4所示，外延層110填滿凹槽108。外延層110包含有前述的第一半導體材料以及一第二半導體材料，且第二半導體材料的一晶格常數(lattice constant)不同于第一半導體材料的晶格常數，且第二半導體材料的晶格常數優選為大于第一半導體材料的晶格常數。在本優選實施例中，第二半導體材料為鍺，故外延層110包含SiGe。外延層110中的第二半導體材料包含有一第一濃度(即鍺濃度)，且第一濃度可介于30％～70％，但不限于此。在本發明的一變化型中，外延層110的第二半導體材料的第一濃度甚至可達100％。另外需注意的是，外延層110為一未摻雜(undoped)的膜層。也就是說，外延層110內并未包含 任何導電摻雜質(conductive dopant)，因此外延層110也為一本質硅鍺(intrinsic SiGe)層。

如圖4所示，外延層110是填滿凹槽108，因此外延層110的一高度H₁，即外延層110的頂部表面110t與底部表面110b所定義出的距離，或者說是外延層110的頂部表面110t與半導體基底100表面所定義出的距離，等于凹槽108的深度D，而外延層110的寬度即等于凹槽108的寬度W_F。因此外延層110的高度H₁與寬度W_F的一高寬比與凹槽108的深寬比相同，也介于10與60之間，但不限于此。

值得注意的是，外延成長的特性，沿著半導體基底100(即硅基底)的晶格向上生長，但由于鍺的晶格常數大于硅，因此外延層110在成長過程中，會因為硅與鍺晶格的不匹配，自動發生差排的缺陷，且此差排缺陷會由凹槽108底部的半導體基底100的表面向上沿伸，而形成于如圖4所示的差排區域120。需注意的是，在本優選實施例中，由于凹槽108的深寬比介于10與60之間，故差排區域120的高度被限制至小于10nm。

另外請參閱圖5。圖5為本發明所提供的半導體結構的制作方法的另一變化型的示意圖。根據本變化型，在形成外延層110之前，可通過SEG制作工藝，先于凹槽108之內形成一應力松弛緩沖層(strain relax buffer，以下簡稱為SRB)層112，隨后于SRB層112上形成外延層110。是以，外延層110與設置于外延層110與半導體基底100之間的SRB層112分別構成一鰭片結構的第一部分與第二部分。值得注意的是，鰭片結構的第二部分(即SRB層)112也包含第一半導體材料與第二半導體材料，且第二部分112中第二半導體材料具有一第二濃度。更重要的是，第一部分(即外延層)110的第一濃度大于第二部分112的第二濃度。舉例來說，第二部分112中第二半導體材料的第二濃度可介于0％-50％，例如可以是由下而上由0％逐漸提升至50％。或者，第二部分112中的第二濃度可預定為30％，但此預定濃度可依據不同產品的需求于制作工藝中調整。另外需注意的是，第二部分112也為一未摻雜外延層。也就是說，第二部分112內并未包含任何導電摻雜質，故第二部分112也為本質硅鍺層。另外，第二部分112具有一高度H₂，且高度H₂為凹槽104的深度D的三分之一至二分之一。舉例來說，當凹槽108的深度D為100nm時，第二部分112的高度H₂為30nm-50nm，但不限于此。另外，如圖5所示，形成于第二部分112上的第一部分(即外延層)110是 填滿凹槽108。

請繼續參閱圖5。如圖5所示，由于第二部分，即SRB層112的鍺濃度介于外延層110的鍺濃度與半導體基底的鍺濃度(為0％)之間，因此SRB層112與外延層110的晶格不匹配較小，也因此差排缺陷的成長會被降低，故可更降低外延層110內差排區域的高度。另外，在形成SRB層112之后，可直接進行一熱處理，用以更降低外延層110內的缺陷(defect)。值得注意的是，在此熱處理中，并未有任何氣體的加入。

請參閱圖6。在完成所有外延層的制作后，進行一回蝕刻(etching back)制作工藝，用以移除部分介電結構102，使得部分外延層110突出于介電結構102的頂部表面102S。至此，是在半導體基底100上，以及介電材料102的凹槽108內完成至少一鰭片結構130的制作。鰭片結構130可包含外延層110，或可包含定義為第一部分的外延層110與定義為第二部分的SRB層112。如圖6所示，在本優選實施例中，鰭片結構130突出于介電結構102的頂部表面102S，且鰭片結構130在介電結構102的頂部表面102S以上包含有一第一高度。換句話說，第一高度也就是外延層110的頂部表面110t以及介電結構102的頂部表面102S之間的距離。一般說來，此一第一高度定義為鰭片高度H_F，在本優選實施例中，鰭片高度H_F介于20nm～50nm，但不限于此。另外需注意的是，差排區域120的最高部分120t高于回蝕刻介電結構102后凹槽108的一開口。更詳細地說，差排區域120在介電結構102的頂部表面102S以上包含有一第二高度H_D，且差排區域120的第二高度HD小于鰭片結構130的第一高度H_F的四分之一。由此可知，鰭片結構130的頂部表面110t不僅高于凹槽108的開口，其也高于差排區域120的最高部分120t。另外，鰭片結構130包含一寬度W_F，其如前所述可介于5nm與15nm之間，而差排區域120最寬部分包含有一寬度W_D，寬度W_D可介于3nm與7nm之間。換句話說，差排區域120的寬度W_D與鰭片結構130的寬度W_D具有一比值，且該比值小于0.5。

請參閱圖7。接下來，在半導體基底100上，尤其是介電結構102與鰭片結構130上依序形成一柵極介電層142與一柵極導電層144，并通過圖案化方法圖案化柵極介電層142與柵極導電層144，而于鰭片結構130上形成一柵極層140。如圖7所示，柵極層140的延伸方向與鰭片結構130的延伸方向垂直，且柵極層140覆蓋部分鰭片結構130的頂部與側壁。柵極介電層 142可包含現有介電材料如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等介電材料。而在本優選實施例中，柵極介電層142還可包含高介電常數(high-K)材料，例如氧化鉿(HfO)、硅酸鉿(HfSiO)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬硅酸鹽(metal silicates)等，但不限于此。另外，當本優選實施例的柵極介電層142采用high-K材料時，本發明可與金屬柵極(metal gate)制作工藝整合，以提供足以匹配high-K柵極介電層的控制電極。據此，柵極導電層144可配合金屬柵極的前柵極(gate-first)制作工藝或后柵極(gate-last)制作工藝采用不同的材料。舉例來說，當本優選實施例與前柵極制作工藝整合時，柵極導電層144可包含金屬如鉭(Ta)、鈦(Ti)、釕(Ru)、鉬(Mo)、或上述金屬的合金、金屬氮化物如氮化鉭(TaN)、氮化鈦(TiN)、氮化鉬(MoN)等、金屬碳化物如碳化鉭(TaC)等。且該多個金屬的選用是以所欲獲得的多柵極晶體管元件的導電形式為原則，即以滿足n型或p型晶體管所需功函數要求的金屬為選用原則。另外，柵極導電層144可為單層結構或復合層(multi-layered)結構。而當本優選實施例與后柵極制作工藝整合時，柵極導電層144作為一虛置柵極(dummy gate)，其可包含半導體材料如多晶硅等。隨后，可進行制作FinFET元件所需的后續步驟。

綜上所述，根據本發明所提供的半導體結構，主要提供一深寬比介于10與60之間的凹槽，使得后續進行外延生長時，差排缺陷的延伸被限制在一定的高度以下。是以最終得到的鰭片結構中，差排區域的最高部分在介電結構表面以上的高度小于鰭片高度的四分之一，且差排區域的最寬部分的寬度小于鰭片寬度的一半。也就是說，通過凹槽的深寬比限制，差排區域的形成將自動遠離作為通道區域的鰭片表面。甚或可通過SRB層的介入，影響差排區域的延伸，而使得差排區域更遠離鰭片表面。因此，根據本發明所提供的半導體結構，最終形成的晶體管元件中，即使有差排缺陷的存在，仍然可確保外延層所提供的應力不受差排缺陷的影響，進而確保最終獲得的晶體管元件的性能。

以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，都應屬本發明的涵蓋范圍。