襯底及其制造方法與流程

本發明涉及半導體制造領域，特別涉及一種襯底及其制造方法。

背景技術：

隨著集成電路產業不斷向前發展，如何減小襯底漏電流越來越成為人們研究的重點。其中，通過采用絕緣體上硅(SOI)襯底，以使形成的半導體器件位于絕緣體上，避免半導體器件與襯底之間的漏電流是公認效果最好的途徑。

此外，隨著半導體器件尺寸的不斷減小，需要通過增強溝道載流子遷移率來提升器件性能，例如，通過采用硅鍺、鍺等具有高載流子遷移率的半導體材料代替硅，以增強溝道載流子遷移率。已經有人提出了在絕緣體上鍺(GOI)襯底上制造半導體器件的結構，該結構的半導體器件在運行速度等方面明顯優于SOI襯底上制造半導體器件的結構。

現有技術中通常采用在半導體襯底中通過離子注入形成氧離子掩埋層，然后通過退火的方式在半導體中形成氧化物掩埋層；或者通過注入氧離子結合剝離工藝等在半導體中形成氧化物掩埋層；但是這些方法在制造過程中，容易對頂層的材料帶來損傷和引入缺陷，另外一方面由于工藝復雜導致成本高昂且效率較低，并不適用于大規模絕緣體上鍺生產中。此外，還有通過鍵合工藝在半導體襯底中形成氧化物掩埋層，通常包括：在一個硅襯底上形成半導體外延層，然后在另一個硅襯底上形成氧化物絕緣層，接著將上述兩個襯底的上表面進行鍵合，然后通過拋光或化學腐蝕的方法在半導體襯底中形成氧化物掩埋層及其上的外延層。但是通過該方法形成氧化物掩埋層的過程中，鍵合接觸面處的外延層會承受很長的高溫高壓過程，以至于產生大量的缺陷，這些缺陷會影響鍺層性能及可靠性。

技術實現要素：

本發明提供了一種襯底及其制造方法，以解決現有技術中難以較低的成本在半導體襯底上形成高質量的氧化物掩埋層及其上半導體層的問題。

本發明提供了一種襯底制造方法，包括：

提供輔助襯底和支撐襯底，所述輔助襯底上至少包括外延層及所述外延層之上的鈍化層，所述支撐襯底上至少包括掩埋介質層；

將所述輔助襯底鍵合到所述支撐襯底上；

去除所述輔助襯底；

進行化學機械平坦化CMP直至所述外延層達到指定厚度。

優選地，所述外延層包括緩沖層、有用層。

優選地，所述外延層包括：鍺層、硅鍺層、鍺錫層、三五族化合物半導體層、硅層及其疊層。

優選地，所述鈍化層為高k介質層，包括以下任意一種或多種：三氧化二鋁、氧化鉿、氧化硅鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化硅鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鉭鈧鉛及其疊層。

優選地，所述高k介質層為厚度為5-10nm的三氧化二鋁薄膜。

優選地，所述輔助襯底為硅襯底，所述去除所述輔助襯底包括：

對所述輔助襯底的背面進行機械研磨grinding直至所述輔助襯底的厚度小于50μm；

利用稀釋的四甲基氫氧化銨TMAH溶液進行腐蝕，去除剩余的輔助襯底。

優選地，所述將所述輔助襯底鍵合到所述支撐襯底上的鍵合工藝包括：

腔室最大溫度范圍：200-550℃；

鍵合最大壓力范圍：1-60KN；

鍵合時間范圍：0.5-4小時；

鍵合腔室真空度范圍：1×10^-5mbar至1atm。

優選地，所述鍵合工藝為：

腔室最大溫度：500℃；

鍵合最大壓力范圍：10-30KN；

鍵合時間：2小時；

鍵合腔室真空度：5×10^-4mbar至1×10^-5mbar。

一種襯底，包括：

支撐襯底；

所述支撐襯底之上的掩埋介質層；

所述掩埋介質層之上的鈍化層；

所述鈍化層之上指定厚度的外延層。

優選地，所述鈍化層為厚度為5-10nm的三氧化二鋁薄膜。

一種半導體器件，包括：襯底，以及位于所述外延層處的器件結構。

本發明提供了襯底及其制造方法，其中，提供的輔助襯底上至少包括外延層及所述外延層之上的鈍化層，該鈍化層能有效的保護所述外延層；然后將該輔助襯底鍵合至所述支撐襯底上，該支撐襯底上的掩埋介質層能阻擋外延層與所述支撐襯底之間的漏電流；接著去除該輔助襯底及多余的外延層。由于該鈍化層能有效保減小該外延層在鍵合過程中受到的損傷，避免外延層中產生大量的缺陷，提升利用該外延層制造器件的性能及可靠性。

進一步地，該鈍化層為高k介質材料，高k介質材料的電流阻擋效果明顯優于二氧化硅等傳統SOI襯底中采用的氧化層的電流阻擋效果，能有效避免襯底漏電流現象。

進一步地，該鈍化層為厚度為5-10nm的三氧化二鋁薄膜，三氧化二鋁相較于二氧化硅為一種高導熱材料，在半導體集成電路中，散熱的好壞直接影響器件的性能及可靠性，傳統SOI襯底中采用二氧化硅薄膜作為氧化物掩埋層，其導熱性能較差，不利于器件散熱；本發明采用厚度為5-10nm的三氧化二鋁薄膜既能減小所述外延層在鍵合過程中受到的損傷，同時能增強電流阻擋效果，以減小現有通過鍵合工藝在半導體襯底中形成氧化物掩埋層的厚度，便于器件散熱，提升器件的性能及可靠性。

進一步地，該外延層可以為具有比硅材料的載流子遷移率高的半導體材料，例如鍺、硅鍺等材料形成的外延層，增強利用該襯底制造的器件的溝道載流子遷移率，以提升器件性能。

進一步地，本發明提供了鍵合工藝參數，以制備出在半導體襯底上具有高質量的氧化物掩埋層及其上外延層。

附圖說明

為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明中記載的一些實施例，對于本領域普通技術人員來講，還可以根據這些附圖獲得其他的附圖。

圖1A至圖1D為現有技術中一種基于鍵合工藝的絕緣體上半導體SeOI襯底制造過程中的截面結構示意圖；

圖2為根據本發明實施例的襯底制造方法的流程圖；

圖3A至圖3G為根據本發明實施例一的襯底制造過程中的截面結構示意圖；

圖4A至圖4G為根據本發明實施例二的襯底制造過程中的截面結構示意圖；

圖5A至圖5F為根據本發明實施例三的襯底制造過程中的截面結構示意圖；

圖6為利用本發明實施例提供的襯底制造的一種半導體器件的截面結構示意圖。

具體實施方式

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。

絕緣體上半導體(Semiconductor on insulator，SeOI)由于在襯底中形成有氧化物掩埋層，該氧化物掩埋層能有效阻止器件與襯底之間的漏電流，改善閂鎖效應等問題。現有SeOI襯底的制造通常采用三種方法：1.采用在半導體襯底中通過離子注入形成氧離子掩埋層，然后通過退火的方式在 半導體中形成氧化物掩埋層的方法，這是目前最普遍采用的方法，但是該方法由于通過離子注入的方式形成氧化物掩埋層，掩埋層的深度及厚度等參數不易控制；2.通過注入氧離子結合剝離工藝等在半導體中形成氧化物掩埋層，該方法同樣存在上述問題，且離子注入工藝成本較高；3通過鍵合工藝在半導體襯底中形成氧化物掩埋層，該方法將預先形成的氧化物層通過鍵合工藝置于襯底中，通常包括以下步驟：首先，在一個襯底上形成指定種類材料的外延層，如圖1A所示，并在另一個襯底上形成用作氧化物掩埋層的氧化物薄膜，如圖1B所示；然后，通過將上述兩個襯底的上表面進行鍵合，如圖1C所示；最終，通過拋光或化學腐蝕的方法去除具有外延層的襯底，以暴漏外延層，如圖1D所示。特別的，當所述外延層為鍺外延層時，由于外延生長的鍺層在空氣中容易吸潮。另外鍵合過程中，鍵合接觸面處的外延層會承受很長的高溫高壓過程，以至于產生大量的缺陷，這些缺陷會影響鍺層性能及可靠性。

本發明提供的襯底及其制造方法，由于在輔助襯底上形成外延層之后，在該外延層上形成鈍化層以減小鍵合過程對所述外延層的影響。當該外延層為高k介質層時，可以對鍺的表面進行鈍化并增強漏電流阻擋效應，改善器件性能及可靠性。

為了更好的理解本發明的技術方案和技術效果，以下將結合流程圖和具體的實施例進行詳細的描述，流程圖如圖2所示，制造襯底的過程參考圖3A至圖5F所示。

在本發明實施例中，所述輔助襯底100的材料與所述外延層材料的選擇刻蝕比應≥5:1，以保證在后續去除所述輔助襯底100的過程中減小對所述外延層101的影響。所述輔助襯底100可以為半導體襯底，例如Si襯底、Ge襯底、SiGe襯底等。在其他實施例中，所述半導體襯底還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP、GaP或SiC等，還可以為疊層結構，例如Si/SiGe等。由于需要在所述輔助襯底100上形成外延層101，該外延層材料的晶格常數與所述輔助襯底100的晶格常數越接近，所述外延層101的質量越好，有助于提升器件的可靠性。優選地，所述襯底為硅襯底等價格較低且與目標外延層材料的晶格常數相近的半導體襯底， 參考圖3A所示。

所述支撐襯底200應具有較高的熱穩定性及化學穩定性，此外，還應具有較高的機械強度，以便于實現后續鍵合等工藝步驟；優選地，該支撐襯底200還應具有較高的熱傳導率以利于器件在工作過程中散熱。具體地，所述輔助襯底100可以為半導體襯底，例如Si襯底、Ge襯底、SiGe襯底等。在其他實施例中，所述半導體襯底還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等；此外，所述輔助襯底100還可以為藍寶石襯底等氧化物晶體襯底，在此不再列舉。

所述外延層101包括但不限于：鍺層、硅鍺層、鍺錫層、三五族化合物半導體層、硅層及其疊層。所述外延層101的外延工藝可以為異質外延，例如，在硅襯底上外延鍺、硅鍺、三五族化合物半導體等；當然也可以是同質外延，例如，在硅襯底上外延硅，在鎵砷襯底上外延鎵砷等。此外，所述外延還可以在不同時段進行不同的外延工藝，例如，所述外延可以包括緩沖層1011外延及有用層1012外延兩部分，該緩沖層1011部分能有效降低接觸面處外延缺陷數量，提高外延層101質量；又例如，所述外延層101可以為多種外延層101的疊層：硅/硅鍺/鍺疊層、鎵砷/鋁砷/鎵砷疊層等。優選地，所述外延層材料的載流子遷移率大于硅的載流子遷移率，例如鍺、硅鍺、鎵砷等材料制備的外延層101，增強利用該襯底制造的器件的溝道載流子遷移率，以提升器件性能。

所述鈍化層102可以為使用CVD、PVD等方法沉積未摻雜的氧化硅(SiO₂)、摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si₃N₄)等介質材料，也可以為通過熱氧法形成的氧化物薄膜，進一步地，為了提高氧化物掩埋層的絕緣效果，所述鈍化層102還可以為高k介質層，可以包括以下任意一種或多種：三氧化二鋁、氧化鉿、氧化硅鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化硅鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鉭鈧鉛及其疊層。

所述掩埋介質層201可以為傳統SOI襯底中常用的二氧化硅薄膜，還可以為氮氧化硅薄膜、氮化硅薄膜等常用介質薄膜。

實施例一

在本實施例中，所述輔助襯底100及所述支撐襯底200為體硅襯底，所述外延層101為鍺層，所述鈍化層102為氧化鉿薄膜，所述掩埋介質層201為二氧化硅薄膜，參考圖3G所示，該方法包括：

步驟S01，提供輔助襯底100和支撐襯底200，所述輔助襯底100上至少包括外延層101及所述外延層101之上的鈍化層102，所述支撐襯底200上至少包括掩埋介質層201，如圖3A至圖3C所述。

在本實施例中，所述輔助襯底100及所述支撐襯底200為體硅襯底，所述外延層101為高載流子遷移率的鍺層以制造高速器件；所述鈍化層102為氧化鉿高k介質薄膜；所述掩埋介質層201為二氧化硅薄膜。

在一個具體實施例中，提供兩個同規格的體硅襯底，其中一個作為輔助襯底100，另一個作為支撐襯底200。通過減壓外延法(RP Epi)在所述輔助襯底100上形成1至3μm厚的鍺層，如圖3A所示，然后在所述鍺層上通過原子層沉積ALD法形成厚度為5至10nm厚的氧化鉿薄膜，如圖3B所示。所述支撐襯底200上通過等熱氧化CVD法在該鍺層上形成0.2至1μm厚的二氧化硅層，如圖3C所示。

需要說明的是，該氧化鉿薄膜能有效減小鍵合工藝對所述鍺層的影響，同時，該氧化鉿薄膜為高k介質薄膜，能以較薄的薄膜達到較好的電流阻擋效果，使得該二氧化硅層的厚度可以較小，但是該二氧化硅層不僅僅用于電流阻擋層，同時為提升鍵合效果的關鍵層，該二氧化硅層不能過薄。

步驟S02，將所述輔助襯底100鍵合到所述支撐襯底200上，如圖3D所示。

在本實施例中，通過鍵合設備將所示輔助襯底100的掩埋介質層201面鍵合到所述支撐襯底200上，鍵合工藝范圍包括：

腔室最大溫度范圍：200-550℃；

鍵合最大壓力范圍：1-60KN；

鍵合時間范圍：0.5-4小時；

鍵合腔室真空度范圍：1×10^-5mbar至1atm。

在一個具體實施例中，所述鍵合工藝為：

腔室最大溫度：500℃；

鍵合最大壓力范圍：10-30KN；

鍵合時間：2小時；

鍵合腔室真空度：5×10^-4mbar至1×10^-5mbar。

需要說明的是，為了提升鍵合效果，所述鍵合工藝的加壓和/或加熱過程可以是分段進行地，例如，設定鍵合壓力增加的步長為10分鐘，每個步長增加2KN壓力，直至達到設定的壓力值，然后保持壓力直至鍵合工藝結束；當然還可以為進行線性加壓，例如，設定在3分鐘之內達到設定的壓力值，然后保持壓力直至鍵合工藝結束；此外，鍵合工藝快結束時，也可以步進減壓或者線性減壓的方法減壓直至不再施加外壓，具體視使用效果而定。

此外，上述例如鍵合工藝范圍是通過大量實驗摸索出來的可行的工藝窗口，例如當腔室溫度低于200℃時，所述輔助襯底100及所述支撐襯底200就無法很好的鍵合，如果太高，例如大于800℃，就會有造成鍺層熔化和/或蒸發；相同地，當鍵合壓力值小于1KN時，無法將兩個襯底鍵合到一起，當鍵合壓力大于60KN時，可能導致襯底碎裂，并且會在襯底中殘留過大的內應力，導致所述外延層101的可靠性降低，因此，上述鍵合工藝范圍是可行的工藝范圍。

進一步地，為了提升鍵合效果，可以在鍵合前對所述輔助襯底100及所述支撐襯底200進行預處理，例如進行標準清洗等工藝和/或異丙醇等化學試劑處理，形成清潔的襯底表面，然后在鍵合前對所述輔助襯底100及所述支撐襯底200進行低溫的預烘烤，去除表面的水汽，提高鍵合的質量。此外，可以對完成鍵合的襯底進行低溫退火工藝，釋放在鍵合過程中形成于襯底內的應力。

步驟S03，去除所述輔助襯底100，如圖3E至圖3F所示。

在本實施例中，所述去除所述輔助襯底100包括：對所述輔助襯底100的背面進行機械研磨grinding直至所述輔助襯底100的厚度變為小于50μm，如圖3E所示；利用稀釋的四甲基氫氧化銨TMAH溶液進行腐蝕，去 除剩余的輔助襯底100，如圖3F所示。

在一個具體實施例中，通過機械研磨將所述輔助襯底100從背面研磨至小于50μm，然后通過稀釋的TMAH溶液對所述輔助襯底100進行刻蝕。其中，選用一定濃度稀釋的TMAH溶液腐蝕剩下的硅襯底，優點是腐蝕速率可控而且均勻性好。當然，在進行刻蝕之前需要將所述支撐襯底200的背面保護起來，例如在所述支撐襯底200的背面涂覆光刻膠或者沉積一層不與TMAH溶液反應的薄膜，以減小TMAH溶液對支撐襯底200的影響。

需要說明的是，本實施例提供的去除所述輔助襯底100的過程中，通過對所述硅襯底具有高選擇刻蝕比的TMAH溶液，去除與所述外延層101接觸的輔助襯底100部分，因此，對所述輔助襯底100的背面進行研磨時，可以優先考慮效率，即可以以較快的速度進行研磨提高生產效率。

步驟S04，進行化學機械平坦化CMP直至所述外延層101達到指定厚度，如圖3G所示。

在本實施例中，通過CMP對暴露的外延層101進行平坦化處理，直至所述外延層101厚度達到指定厚度。通過CMP工藝可以形成具有精確厚度且具有平整表面的外延層101。

需要說明的是，由于外延層材料的晶格常數通常與襯底的晶格常數不一致，使得初始的外延層101質量不高，通過本發明提供的CMP工藝步驟可以去除這些外延質量不高的外延層部分，使得利用本發明提供的襯底制造的器件形成于高質量的外延層101中，以提高器件的性能及可靠性。

在本發明提供的實施例中，通過在兩個體硅襯底上分別形成至少包括外延層101及鈍化層102的疊層和掩埋介質層201，由于該鈍化層102能有效的減小鍵合工藝過程中長時高溫高壓對所述外延層101的影響，在襯底上形成高質量的氧化物掩埋層及其上半導體層，以提升利用該外延層101制造器件的性能及可靠性。

實施例二

襯底制造方法，如實施例一所述，所不同的是，在本實施例中，所述輔助襯底100為硅鍺襯底；所述外延層101包括緩沖層1011、有用層1012； 所述鈍化層102為厚度為5-10nm的三氧化二鋁薄膜；所述掩埋介質層201通過熱氧法形成，如圖4A至圖4G所示。

步驟S11，提供輔助襯底100和支撐襯底200，所述輔助襯底100上至少包括外延層101及所述外延層101之上的鈍化層102，所述支撐襯底200上至少包括掩埋介質層201，如圖4A至圖4C所示。

在本實施例中，所述輔助襯底100為硅鍺襯底，所述支撐襯底200為體硅襯底，所述外延層101包括緩沖層1011、有用層1012；所述鈍化層102為厚度為5-10nm的三氧化二鋁薄膜；所述掩埋介質層201為通過熱氧法形成的二氧化硅薄膜。

其中，所述緩沖層1011在本實施例中，可以采用外延生長工藝，在體硅襯底100上外延生長組分漸變的Ge_xSi_1-x層，其中0<x<1，初始外延層101的x更接近0，臨近外延生長完結時x更接近1，該外延層101的厚度可以為1-500nm，具體視實際使用效果而定。該緩沖層1011可以有效改善因外延層材料晶格常數與襯底材料晶格常數不同而導致的外延質量不高的問題，而且該緩沖層1011可以通過后續CMP等工藝去除。

需要說明的是，所述鈍化層102為厚度為5-10nm的三氧化二鋁薄膜，當所述鈍化層102的導熱性高于所述掩埋介質層201的導熱性時，或者更具體地說，當所述鈍化層102的導熱性在室溫條件下大于10W·cm^-1·K^-1時，所述鈍化層102就可以被認為具有高導熱性。隨著集成電路技術的不斷發展，單位面積上集成的器件個數指數級增長，隨之而來的問題就是器件散熱問題，其直接影響最終制造器件的性能及可靠性。本實施例中采用厚度為5-10nm的三氧化二鋁薄膜作為鈍化層102，能有效減小鍵合工藝對所述外延層101影響的同時，由于三氧化二鋁具有大于10W·cm^-1·K^-1的熱導率，且三氧化二鋁為高k介質，能增強電流阻擋效果的同時，減小現有通過鍵合工藝在半導體襯底中形成的具有低導熱率的氧化物掩埋層的厚度，便于器件散熱，提升器件的性能及可靠性。

在一個具體實施例中，提供兩個同尺寸的襯底，其中硅鍺襯底作為輔助襯底100，體硅襯底作為支撐襯底200。通過分子束外延MBE或減壓外延法在所述輔助襯底100上外延生長組分漸變的Ge_xSi_1-x層作為緩沖層 1011，其中0<x<1，初始外延層101的x更接近0，臨近外延生長完結時x更接近1，其緩沖層1011厚度為1-500nm，接著外延生長厚度為0.2-1μm的鍺層，如圖4A所示；然后在所述鍺層上通過原子層沉積ALD法形成厚度為5至10nm厚的三氧化二鋁薄膜，如圖4B所示。所述支撐襯底200上通過熱氧法形成厚度為0.2至1μm的二氧化硅薄膜，如圖4C所示。

需要說明的是，通過熱氧法可以形成致密的二氧化硅薄膜提升絕緣效果。在進行外延生長前，還可以利用TMAH溶液對所述輔助襯底100進行預腐蝕，以提高外延層101的質量。

步驟S12，將所述輔助襯底100鍵合到所述支撐襯底200上，如圖4D所示。

具體的，所述鍵合工藝為：

腔室最大溫度：550℃；

鍵合最大壓力范圍：8-20KN；

鍵合時間：1小時；

鍵合腔室真空度：1×10^-4mbar至1×10^-5mbar。

步驟S13至步驟S14，同實施例一的步驟S03至步驟S04，如圖4E至圖4G所示，在此不再詳述。

本發明實施例提供的襯底制造方法，通過在所述外延層101上形成厚度為5-10nm的三氧化二鋁薄膜作為鈍化層102，由于該鈍化層102在室溫條件下大于10W·cm^-1·K^-1，具有較高的導熱性，不但能減小鍵合工藝對所述外延層101的影響，還可以減小現有通過鍵合工藝在半導體襯底中形成的具有低導熱率的氧化物掩埋層的厚度，便于器件散熱，提升器件的性能及可靠性。

實施例三

襯底制造方法，如實施例一所述，所不同的是，所述外延層101為鍺錫層；所述支撐襯底200為藍寶石襯底；所述外延層101包括緩沖層1011、有用層1012；所述鈍化層102為厚度為5-10nm的三氧化二鋁薄膜；所述輔助襯底100上包括外延層101、所述外延層101之上的鈍化層102以及 所述鈍化層102之上的氧化物質層103，如圖5A至圖5F所示。

步驟S21，提供輔助襯底100和支撐襯底200，所述輔助襯底100上至少包括外延層101及所述外延層101之上的鈍化層102，所述支撐襯底200上至少包括掩埋介質層201，如圖5A至圖5B所示。

在本實施例中，不同于實施例一，所述輔助襯底100上形成有所述外延層101及外延層101之上的鈍化層102外，還形成有鈍化層102之上的氧化物質層103，如圖5A所示；該氧化物質層103的材料可以和所述掩埋介質層201相同或不同，優選地，該氧化物質層103的材料和所述掩埋介質層201相同，且該氧化物質層103與所述掩埋介質層201的厚度之和等于預設定的氧化物掩埋層的厚度。其中，該鈍化層102之上的氧化物質層103可以進一步減小鍵合工藝對所述外延層101的影響，以提高形成于該外延層101上器件的性能及可靠性。需要說明的是，該氧化物質層103與所述掩埋介質層201的厚度之和等于預設定的氧化物掩埋層的厚度即可，即所述支撐襯底200上也可以不形成掩埋介質層201，而輔助外延層101的氧化物質層厚度等于預設定的氧化物掩埋層的厚度，但是在實際應用中，需要考慮到保護支撐襯底200表面的潔凈度以及單個襯底上薄膜疊層的厚度過大會帶來薄膜均勻性變差等問題，盡量不將所有疊層都僅制造在一個襯底之上。

所述外延層101可以包括緩沖層1011及位于該緩沖層1011之上的有用層1012。其中，該緩沖層1011的材料組分可以和所述有用層1012的材料組分相同或不同，例如，本實施例中輔助襯底100為體硅襯底，有用層1012為鍺錫外延層，緩沖層1011為硅鍺外延層以緩解鍺錫材料晶格常數與硅材料晶格常數失配較大導致有用層1012的外延質量不高的問題。

所述掩埋介質層201可以為通過PECVD等工藝形成的氧化物薄膜，如圖5B所示，當然還可以是二氧化硅、氮氧化硅等常用介質薄膜的疊層等。所述鈍化層102為厚度為5-10nm的三氧化二鋁薄膜具體作用參考實施例二相關部分內容，不再詳述。

所述支撐襯底200為藍寶石襯底，由于藍寶石的導熱系數較高，且藍寶石的硬度極高，能用于制造高機械強度的芯片。此外，由于藍寶石材料 和硅材料相對于TMHA溶液的選擇刻蝕比相差很大，在后續去除所述輔助襯底100時，可以不用對所述硅襯底進行諸如在硅襯底背面涂覆光刻膠等步驟以保護支撐襯底200不受影響。

在一個具體實施例中，在體硅襯底上通過超高真空化學氣相沉積UHVCVD法和/或反應等離子體化學氣相沉積RPCVD法依次外延形成厚度為200nm的硅鍺層及厚度為2μm的鍺錫層，分別作為緩沖層1011和有用層1012；然后通過ALD法形成厚度為5-10nm的三氧化二鋁薄膜；接著通過低壓化學氣相沉積LPCVD法形成厚度為0.2μm的二氧化硅薄膜。在藍寶石襯底上通過高密度等離子體化學氣相沉積HDPCVD法形成厚度為0.3μm的二氧化硅薄膜。

步驟S22，將所述輔助襯底100鍵合到所述支撐襯底200上，如圖5C所示。

具體的，所述鍵合工藝為：

腔室最大溫度：500℃；

鍵合最大壓力范圍：8-20KN；

鍵合時間：3小時；

鍵合腔室真空度：1×10^-4mbar至1×10^-5mbar。

步驟S23至步驟S24中，襯底制造過程中的截面結構示意圖如圖5D至圖5F所示，詳細內容參考實施例二，在此不再詳述。

在本實施例中，通過在所述外延層101上形成厚度為5-10nm的三氧化二鋁薄膜作為鈍化層102，然后在該鈍化層102之上形成指定厚度的氧化物質層103，能利用該鈍化層102及該氧化物質層103減小鍵合工藝對所述外延層101的影響，提升在所述外延層101上形成器件的性能及可靠性。

相應地，本發明還提供了根據上述方法制造的襯底，參考圖3G所示，包括：

支撐襯底200；

所述支撐襯底200之上的掩埋介質層201；

所述掩埋介質層201之上的鈍化層102；

所述鈍化層102之上指定厚度的外延層101。

其中，所述鈍化層102為厚度為5-10nm的三氧化二鋁薄膜。

本發明提供的襯底可用于制造半導體器件結構，例如，包括：如上述實施例所述的襯底，以及位于所述外延層處的器件結構，該器件結構可以包括：位于所述外延層101之上的柵介質層303，以及位于所述柵介質層303之上的柵極304，位于所述柵極304兩側的源/漏區302，以及用于隔離所述源/漏區302的隔離301，如圖6所示。其中，所述柵極304可以為多晶硅柵，也可以為金屬柵；當柵極304為金屬柵時，所述柵介質層303最好使用諸如氧化鉿、氧化鉭、三氧化二鋁、氧化鋯等高k介質材料。當然，所述外延層101還可以用于形成鰭，以制造鰭式場效應晶體管。然而，本發明不局限于此，并且也可形成諸如晶體管、二極管、LSI等其他半導體器件。

雖然本發明已以較佳實施例披露如上，然而并非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。