化合物半導體集成電路的電路布局方法與流程

本發明有關一種化合物半導體集成電路的電路布局方法，尤指一種具有提高化合物半導體集成電路的抗濕能力的化合物半導體集成電路的電路布局方法。

背景技術：

在一化合物半導體集成電路(compound semiconductor integrated circuits)中，當兩不同電位的金屬層需要交錯跨接(cross-connect)時，兩金屬層之間于交錯跨接的區域需做好隔離。一般現有技術是形成以聚酰亞胺(Polyimide)所構成的一隔離層來隔離兩不同電位的金屬層的交錯跨接，通常是在一底金屬層之上涂布一層聚酰亞胺的隔離層，再于聚酰亞胺的隔離層之上形成一頂金屬層，其中底金屬層以及頂金屬層為兩不同電位的金屬層。除了在底金屬層以及頂金屬層交錯跨接的重疊區域及其附近需要此聚酰亞胺的隔離層之外，其他的區域并不需要這一層聚酰亞胺的隔離層。由于現有技術并不會特別去蝕刻以去除聚酰亞胺的隔離層，因而聚酰亞胺的隔離層不僅存在底金屬層以及頂金屬層交錯跨接的重疊區域，其他不需要聚酰亞胺的隔離層的區域并未被去除。

然而，由于聚酰亞胺本身所具有的吸水率，使得聚酰亞胺的隔離層的存在會對化合物半導體集成電路的抗濕能力造成嚴重的影響。除了在底金屬層以及頂金屬層交錯跨接的重疊區域必需要有聚酰亞胺的隔離層以隔離兩不同電位的底金屬層以及頂金屬層之外，其他不需要聚酰亞胺的隔離層的廣大區域，是造成化合物半導體集成電路的抗濕能力大幅降低的主因。

此外，隔離層必需是一種具有低介電常數的低介電材料，以隔離兩不同電位的底金屬層以及頂金屬層，且由于隔離層的存在，尤其隔離層必需存在于底金屬層以及頂金屬層交錯跨接的重疊區域，因此隔離層對于在底金屬層以及頂金屬層交錯跨接的重疊區域附近的化合物半導體集成電路的一阻抗 (Impedance)的大小會有所影響。

有鑒于此，發明人開發出一種化合物半導體集成電路的電路布局方法，能夠避免上述的缺點，能大幅地提高化合物半導體集成電路的抗濕能力，以及具有提高化合物半導體集成電路的效能等優點，以兼顧使用彈性與經濟性等考量，因此遂有本發明的產生。

技術實現要素：

本發明所欲解決的技術問題有二：第一、若能有效地去除其他不需要聚酰亞胺的隔離層的廣大區域的聚酰亞胺的隔離層，將能大幅地提高化合物半導體集成電路的抗濕能力。因此，如何形成一種隔離層以隔離兩不同電位的底金屬層以及頂金屬層，且又能有效地去除底金屬層以及頂金屬層交錯跨接的重疊區域以外的廣大區域的該隔離層，以大幅地提高化合物半導體集成電路的抗濕能力是本發明所欲解決的第一個技術問題。

第二、若能有效地去除其他不需要隔離層的廣大區域的隔離層，除了可降低隔離層對化合物半導體集成電路的該阻抗的大小的影響之外，甚至還可通過進行設計調整存在于底金屬層以及頂金屬層交錯跨接的重疊區域附近的隔離層的厚度、面積及形狀以及挑選隔離層的材料的介電常數，使得化合物半導體集成電路的該阻抗的大小被影響成為有助于化合物半導體集成電路的效能優劣，反而使原本未加以設計調整的不利于化合物半導體集成電路的該阻抗大小的影響，轉變成有助于化合物半導體集成電路的效能。因此，如何降低該隔離層對化合物半導體集成電路的一阻抗的不利影響，通過進行設計調整存在于底金屬層以及頂金屬層交錯跨接的重疊區域附近的該隔離層的厚度、面積及形狀以及挑選該隔離層的材料的介電常數，進而提升化合物半導體集成電路的效能是本發明所欲解決的第二個技術問題。

為解決前述問題，以達到所預期的功效，本發明提供一種合物半導體集成電路的電路布局方法，包括以下步驟：A1：劃定一化合物半導體集成電路布局于一化合物半導體基板的上表面，其中該化合物半導體集成電路布局包括一第一電路布局以及一第二電路布局，其中該第一電路布局的區域與該第二電路布局的區域于一重疊區域相重疊，一鄰近跨接區域定義為包含該重疊區域以及該重疊區域的周圍鄰近區域；A2：劃定一第一介電區域于該化合物 半導體基板的上表面，其中該第一介電區域位于該鄰近跨接區域之內，且該第一介電區域與至少部分該重疊區域相重疊，其中該化合物半導體基板的上表面的該第一介電區域以外的區域定義為一第二介電區域；A3：形成一第一金屬層于該第一電路布局的區域內；A4：形成由一低介電材料所構成的一低介電凸塊，其中該低介電凸塊同時形成于該第一介電區域及該第二介電區域內，該第一介電區域內的該低介電凸塊定義為一第一介電凸塊，該第二介電區域內的該低介電凸塊定義為一第二介電凸塊，其中該第二介電凸塊的厚度不大于該第一介電凸塊的厚度，且至少部分的該第二介電凸塊的厚度小于該第一介電凸塊的厚度；以及A5：形成一第二金屬層于該第二電路布局的區域內。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該低介電材料具有一小于5％的吸水率。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該低介電材料包括選自以下群組的至少一者：聚苯并惡唑(polybenzoxazole，簡稱PBO)以及苯并環丁烷(Benzo Cyclobutane，簡稱BCB)。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中A4步驟中，形成該低介電凸塊包括以下步驟：同時于該第一介電區域及該第二介電區域內形成一第一低介電層，其中該第一低介電層的厚度等于該第二介電凸塊的厚度；以及于該第一介電區域內形成一第二低介電層，其中該第二低介電層的厚度加上該第一低介電層的厚度等于該第一介電凸塊的厚度。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中A4步驟中，其中形成該低介電凸塊包括以下步驟：同時于該第一介電區域及該第二介電區域內形成一第一低介電層，其中該第一低介電層的厚度等于該第二介電凸塊的厚度；同時于該第一介電區域及該第二介電區域內形成該第二低介電層，其中該第二低介電層的厚度加上該第一低介電層的厚度等于該第一介電凸塊的厚度；以及曝光顯影或蝕刻以去除該第二介電區域內的該第二低介電層。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中A4步驟中，形成該低介電凸塊包括以下步驟：同時于該第一介電區域及該第二介電區域內形成該低介電凸塊，其中該低介電凸塊的厚度等于該第一介電凸 塊的厚度；以及曝光顯影或蝕刻該第二介電區域內的該低介電凸塊，使得該第一介電區域內的該低介電凸塊的厚度為該第一介電凸塊的厚度，且該第二介電區域內的該低介電凸塊的厚度為該第二介電凸塊的厚度。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中A4步驟中，形成該低介電凸塊包括以下步驟：同時于該第一介電區域及該第二介電區域內形成該低介電凸塊；以及曝光顯影或蝕刻該第一介電區域及該第二介電區域內的該低介電凸塊，使得該第一介電區域內的該低介電凸塊的厚度為該第一介電凸塊的厚度，且該第二介電區域內的該低介電凸塊的厚度為該第二介電凸塊的厚度。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該重疊區域的周圍鄰近區域包括該重疊區域的周遭50μm的范圍以內的區域。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該低介電材料的介電常數小于7。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中形成該第一介電凸塊還包括以下步驟：依據該鄰近跨接區域附近的該化合物半導體集成電路的一阻抗所需大小，決定相對應于該鄰近跨接區域的該第一介電凸塊的厚度、面積及形狀以及該低介電材料的一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體集成電路的效能。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中還包括以下步驟：劃定一功率放大器布局于該化合物半導體集成電路布局中；形成一功率放大器于該功率放大器布局的區域內，其中該功率放大器包括一第一端、一第二端以及一第三端，其中該第一端及該第二端的其中之一為該功率放大器的一輸出端，其中該第一端與該第一金屬層及該第二金屬層的其中之一電性相連，該第二端與該第一金屬層及該第二金屬層的其中之另一電性相連，使得該功率放大器的該第一端及該第二端通過該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近的該功率放大器的該第一端以及該第二端間的一輸出阻抗所需大小，決定相對應于該鄰近跨接區域的該第一介電凸塊的厚度、面積及形狀以及該低介電材料的一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體集成電路的效能。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該 功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，該第一端為一集極，該第二端為一射極，該第三端為一基極，其中該輸出阻抗為該功率放大器的該集極及該射極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該功率放大器為一場效晶體管，該第一端為一漏極，該第二端為一源極，該第三端為一柵極，其中該輸出阻抗為該功率放大器的該漏極及該源極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中還包括以下步驟：劃定一主功率放大器布局以及一偏壓電路功率放大器布局于該化合物半導體集成電路布局中；形成一主功率放大器于該主功率放大器布局的區域內，其中該主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中該主功率放大器第三端為該主功率放大器的一輸入端；形成一偏壓電路功率放大器于該偏壓電路功率放大器布局的區域內，其中該偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中該偏壓電路功率放大器第一端與該第一金屬層及該第二金屬層的其中之一電性相連，該主功率放大器第三端與該第一金屬層及該第二金屬層的其中之另一電性相連，使得該偏壓電路功率放大器第一端及該主功率放大器第三端通過該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近的該偏壓電路功率放大器第一端以及該主功率放大器第三端間的一阻抗所需大小，決定相對應于該鄰近跨接區域的該第一介電凸塊的厚度、面積及形狀以及該低介電材料的一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體集成電路的效能，其中該阻抗為該主功率放大器的一輸入阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該主功率放大器以及該偏壓電路功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，該主功率放大器第一端為一主功率放大器集極，該主功率放大器第二端為一主功率放大器射極，該主功率放大器第三端為一主功率放大器基極，該偏壓電路功率放大器第一端為一偏壓電路功率放大器集極，該偏壓電路功率放大器第二端為一偏壓電路功率放大器射極，該偏壓電路功率放大器第三端為一偏壓電路功率放大器基極，其中該輸入阻抗為該偏壓電路功率放大器集極及該主功率放大器基極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該主功率放大器以及該偏壓電路功率放大器為一場效晶體管，該主功率放大器第一端為一主功率放大器漏極，該主功率放大器第二端為一主功率放大器源極，該主功率放大器第三端為一主功率放大器柵極，該偏壓電路功率放大器第一端為一偏壓電路功率放大器漏極，該偏壓電路功率放大器第二端為一偏壓電路功率放大器源極，該偏壓電路功率放大器第三端為一偏壓電路功率放大器柵極，其中該輸入阻抗為該偏壓電路功率放大器漏極及該主功率放大器柵極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中在A3步驟以及A4步驟之間還包括一形成至少一上絕緣層的步驟，其中該至少一上絕緣層形成于該化合物半導體基板之上以及該第一金屬層之上，且該至少一上絕緣層形成于該低介電凸塊之下。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中構成該至少一上絕緣層的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中于A3步驟之前還包括一形成至少一下絕緣層的步驟，其中該至少一下絕緣層形成于該化合物半導體基板之上，且該至少一下絕緣層形成于該第一金屬層之下以及該低介電凸塊之下。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中構成該至少一下絕緣層的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中在A5步驟之后還包括一形成至少一保護層于該化合物半導體集成電路之上的步驟。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中構成該至少一保護層的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

此外，本發明還提供一種合物半導體集成電路的電路布局方法，包括以下步驟：B1：劃定一化合物半導體集成電路布局于一化合物半導體基板的上 表面，其中該化合物半導體集成電路布局包括一第一電路布局以及一第二電路布局，其中該第一電路布局的區域與該第二電路布局的區域于一重疊區域相重疊，一鄰近跨接區域定義為包含該重疊區域以及該重疊區域的周圍鄰近區域；B2：劃定一第一介電區域于該化合物半導體基板的上表面，其中該第一介電區域位于該鄰近跨接區域之內，且該第一介電區域與至少部分該重疊區域相重疊，其中該化合物半導體基板的上表面的該第一介電區域以外的區域定義為一第二介電區域；B3：形成一第一金屬層于該第一電路布局的區域內；B4：形成由一低介電材料所構成的一第一介電凸塊于該第一介電區域內；以及B5：形成一第二金屬層于該第二電路布局的區域內。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該低介電材料具有一小于5％的吸水率。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該低介電材料包括選自以下群組的至少一者：聚苯并惡唑(polybenzoxazole，簡稱PBO)以及苯并環丁烷(Benzo Cyclobutane，簡稱BCB)。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中B4步驟中，形成該第一介電凸塊包括以下步驟：同時于該第一介電區域及該第二介電區域內形成一低介電凸塊；以及曝光顯影或蝕刻去除該第二介電區域內的該低介電凸塊，使得該第一介電區域內的該低介電凸塊的厚度為該第一介電凸塊的厚度，且該第二介電區域內的該低介電凸塊的厚度為零。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中B4步驟中，形成該第一介電凸塊包括以下步驟：同時于該第一介電區域及該第二介電區域內形成一低介電凸塊；以及曝光顯影或蝕刻該第一介電區域及該第二介電區域內的該低介電凸塊，使得該第一介電區域內的該低介電凸塊的厚度為該第一介電凸塊的厚度，且該第二介電區域內的該低介電凸塊的厚度為零。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該重疊區域的周圍鄰近區域包括該重疊區域的周遭50μm的范圍以內的區域。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該低介電材料的介電常數小于7。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中形 成該第一介電凸塊還包括以下步驟：依據該鄰近跨接區域附近的該化合物半導體集成電路的一阻抗所需大小，決定相對應于該鄰近跨接區域的該第一介電凸塊的厚度、面積及形狀以及該低介電材料的一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體集成電路的效能。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中還包括以下步驟：劃定一功率放大器布局于該化合物半導體集成電路布局中；形成一功率放大器于該功率放大器布局的區域內，其中該功率放大器包括一第一端、一第二端以及一第三端，其中該第一端及該第二端的其中之一為該功率放大器的一輸出端，其中該第一端與該第一金屬層及該第二金屬層的其中之一電性相連，該第二端與該第一金屬層及該第二金屬層的其中之另一電性相連，使得該功率放大器的該第一端及該第二端通過該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近的該功率放大器的該第一端以及該第二端間的一輸出阻抗所需大小，決定相對應于該鄰近跨接區域的該第一介電凸塊的厚度、面積及形狀以及該低介電材料的一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體集成電路的效能。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，該第一端為一集極，該第二端為一射極，該第三端為一基極，其中該輸出阻抗為該功率放大器的該集極及該射極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該功率放大器為一場效晶體管，該第一端為一漏極，該第二端為一源極，該第三端為一柵極，其中該輸出阻抗為該功率放大器的該漏極及該源極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中還包括以下步驟：劃定一主功率放大器布局以及一偏壓電路功率放大器布局于該化合物半導體集成電路布局中；形成一主功率放大器于該主功率放大器布局的區域內，其中該主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中該主功率放大器第三端為該主功率放大器的一輸入端；形成一偏壓電路功率放大器于該偏壓電路功率放大器布局的區域內，其中該偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其 中該偏壓電路功率放大器第一端與該第一金屬層及該第二金屬層的其中之一電性相連，該主功率放大器第三端與該第一金屬層及該第二金屬層的其中之另一電性相連，使得該偏壓電路功率放大器第一端及該主功率放大器第三端通過該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近的該偏壓電路功率放大器第一端以及該主功率放大器第三端間的一阻抗所需大小，決定相對應于該鄰近跨接區域的該第一介電凸塊的厚度、面積及形狀以及該低介電材料的一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體集成電路的效能，其中該阻抗為該主功率放大器的一輸入阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該主功率放大器以及該偏壓電路功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，該主功率放大器第一端為一主功率放大器集極，該主功率放大器第二端為一主功率放大器射極，該主功率放大器第三端為一主功率放大器基極，該偏壓電路功率放大器第一端為一偏壓電路功率放大器集極，該偏壓電路功率放大器第二端為一偏壓電路功率放大器射極，該偏壓電路功率放大器第三端為一偏壓電路功率放大器基極，其中該輸入阻抗為該偏壓電路功率放大器集極及該主功率放大器基極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中該主功率放大器以及該偏壓電路功率放大器為一場效晶體管，該主功率放大器第一端為一主功率放大器漏極，該主功率放大器第二端為一主功率放大器源極，該主功率放大器第三端為一主功率放大器柵極，該偏壓電路功率放大器第一端為一偏壓電路功率放大器漏極，該偏壓電路功率放大器第二端為一偏壓電路功率放大器源極，該偏壓電路功率放大器第三端為一偏壓電路功率放大器柵極，其中該輸入阻抗為該偏壓電路功率放大器漏極及該主功率放大器柵極間的阻抗。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中在B3步驟以及B4步驟之間還包括一形成至少一上絕緣層的步驟，其中該至少一上絕緣層形成于該化合物半導體基板之上以及該第一金屬層之上，且該至少一上絕緣層形成于該第一介電凸塊之下。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中構成該至少一上絕緣層的材料包括選自以下群組的至少一者：氮化硅(SiN)以 及氧化硅(SiO₂)。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中在B3步驟之前還包括一形成至少一下絕緣層的步驟，其中該至少一下絕緣層形成于該化合物半導體基板之上，且該至少一下絕緣層形成于該第一金屬層之下以及該第一介電凸塊之下。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中構成該至少一下絕緣層的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中在B5步驟之后還包括一形成至少一保護層于該化合物半導體集成電路之上的步驟。

在一實施例中，前述的化合物半導體集成電路的電路布局方法，其中構成該至少一保護層的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。

為進一步了解本發明，以下舉較佳的實施例，配合附圖，將本發明的具體構成內容及其所達成的功效詳細說明如下。

附圖說明

圖1以及圖1A分別為本發明一種化合物半導體集成電路的電路布局方法的一具體實施例的俯視圖以及剖面圖；

圖1B以及圖1C分別為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視圖以及剖面圖；

圖1D以及圖1E分別為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的俯視圖以及剖面圖；

圖1F以及圖1G分別為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的俯視圖以及剖面圖；

圖1H以及圖1I分別為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視圖以及剖面圖；

圖1J以及圖1K分別為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的俯視圖以及剖面圖；

圖1L以及圖1M分別為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的俯視圖以及剖面圖；

圖1N以及圖1O分別為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視圖以及剖面圖；

圖1P為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的俯視圖；

圖1Q為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的俯視圖；

圖2為本發明一種化合物半導體集成電路的電路布局方法流程圖；

圖2A為本發明一種化合物半導體集成電路的電路布局方法流程圖；

圖2B～圖2G為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖；

圖2H為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的剖面圖；

圖2I為本發明一種化合物半導體集成電路電路布局方法的又一具體實施例剖面圖；

圖2J為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的剖面圖；

圖2K為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的剖面圖；

圖2L為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的剖面圖；

圖2M為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的剖面圖；

圖3為本發明一種化合物半導體集成電路的電路布局方法的一具體實施例的俯視示意圖；

圖3A為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視示意圖；

圖3B描繪出圖3A的局部電路的示意圖；

圖3C為圖3B中b—b’剖面線的垂直截面的剖面示意圖；

圖3D為本發明一種化合物半導體集成電路的電路布局方法的又一實施例的剖面結構的剖面示意圖；

圖4為本發明一種化合物半導體集成電路的電路布局方法的一具體實施例的局部電路布局示意圖；

圖4A為相對應于圖4中的實施例的部分電路圖；

圖4B為圖4中的c—c’剖面線的垂直截面的剖面示意圖；

圖4C為圖4B中V方框的區域的局部放大圖。

附圖標記說明：

具體實施方式

請同時參閱圖1以及圖1A，圖1以及圖1A分別為本發明一種化合物半導體集成電路的電路布局方法的一具體實施例的俯視圖以及剖面圖。一化合物半導體集成電路布局1被劃定于一化合物半導體基板10的上表面，其中化合物半導體集成電路布局1包括一第一電路布局21以及一第二電路布局22。一第一金屬層61形成于第一電路布局21的區域內。其中第一電路布局21的區域與第二電路布局22的區域于一重疊區域31相重疊。其中一鄰近跨接區域33包括重疊區域31以及重疊區域31的周圍鄰近區域32。一第一介電區域41(黑色粗框的區域)被劃定于化合物半導體基板10的上表面，其中第一介電區域41位于鄰近跨接區域33之內，且第一介電區域41與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含整個重疊區域31)。其中化合物半導體基板10的上表面的第一介電區域41(黑色粗框的區域)以外的區域為一第二介電區域42。一低介電材料所構成的一低介電凸塊50形成于化合物半導體基板10之上以及第一金屬層61之上。在此實施例中，低介電凸塊50同時形成于第一介電區域41(黑色粗框的區域)以及第二介電區域42內。其中形成于第一介電區域41內的低介電凸塊50為一第一介電凸塊51(黑色粗框的區域)，第一介電凸塊51具有一第一介電凸塊的厚度53。其中形成于第二介電區域42內的低介電凸塊50為一第二介電凸塊52，第二介電凸塊52具有一第二介電凸塊的厚度54，其中第二介電凸塊的厚度54不大于第一介電凸塊的厚度53，且至少部分第二介電凸塊的厚度54小于第一介電凸塊的厚度53(如圖1A所示)。一第二金屬層62形成于第二電路布局22的區域內。在此實施例中，第二金屬層62形成于第一介電凸塊51之上以及第二介電凸塊52之上。

在本發明的圖式中，其中圖1、圖1B、圖1D、圖1F、圖1H、圖1J、圖1L、圖1N、圖1P、圖1Q、圖3B以及圖4等圖式中，第一金屬層61為右上至左下的45度斜線的區塊；而第二金屬層62則為左上至右下的45度斜線的區塊；右上至左下的45度斜線與左上至右下的45度斜線兩者交錯的區塊則為重疊區域31；黑色粗框的區域為第一介電區域41，同時也是第一介電凸塊51所形成的區域。此外，圖3以及圖3A中黑色粗框的區域也是第一介電區域41，同時也 是第一介電凸塊51所形成的區域。

請同時參閱圖1B以及圖1C，圖1B以及圖1C分別為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視圖以及剖面圖。一化合物半導體集成電路布局1被劃定于一化合物半導體基板10的上表面，其中化合物半導體集成電路布局1包括一第一電路布局21以及一第二電路布局22。一第一金屬層61形成于第一電路布局21的區域內。其中第一電路布局21的區域與第二電路布局22的區域于一重疊區域31相重疊。其中一鄰近跨接區域33包括重疊區域31以及重疊區域31的周圍鄰近區域32。一第一介電區域41(黑色粗框的區域)被劃定于化合物半導體基板10的上表面，其中第一介電區域41位于鄰近跨接區域33之內，且第一介電區域41與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含整個重疊區域31)。其中化合物半導體基板10的上表面的第一介電區域41(黑色粗框的區域)以外的區域為一第二介電區域42。一低介電材料所構成的一低介電凸塊50形成于化合物半導體基板10之上以及第一金屬層61之上。在此實施例中，低介電凸塊50只形成于第一介電區域41(黑色粗框的區域)內，而不形成于第二介電區域42內，因此，在此實施例中，第二介電區域42并無第二介電凸塊52。其中形成于第一介電區域41內的低介電凸塊50為一第一介電凸塊51(黑色粗框的區域)，第一介電凸塊51具有一第一介電凸塊的厚度53。一第二金屬層62形成于第二電路布局22的區域內。在此實施例中，第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。

在圖1～圖1C的實施例中，低介電凸塊50是同時由第一介電凸塊51(黑色粗框的區域)以及第二介電凸塊52所構成(如圖1以及圖1A的實施例)，或是僅由第一介電凸塊51(黑色粗框的區域)所構成而無第二介電凸塊52(如圖1B以及圖1C的實施例)。第一介電凸塊51的主要功能是在隔離不同電位的第一金屬層61以及第二金屬層62。然而，第二介電凸塊52卻會造成化合物半導體集成電路1的抗濕能力大幅降低。因此，當第二介電凸塊的厚度54不大于第一介電凸塊的厚度53，且至少部分第二介電凸塊的厚度54小于第一介電凸塊的厚度53時，將有助于增強化合物半導體集成電路1的抗濕能力。尤其當至少部分第二介電凸塊的厚度54小于第一介電凸塊的厚度53的90％以下時，即可明顯增強化合物半導體集成電路1的抗濕能力。而第二介電凸塊52的厚度越 小，則對化合物半導體集成電路1的抗濕能力的增強有越明顯效果。而當所有的第二介電凸塊52皆被移除時(也即如圖1B以及圖1C所示的實施例，無第二介電凸塊52)，對增強化合物半導體集成電路1的抗濕能力有極佳的效果。

在本發明的所有實施例中，有些具有第二介電凸塊52，而有些實施例則并無第二介電凸塊52。在本發明的具有第二介電凸塊52的實施例中，其至少部分第二介電凸塊的厚度54大于0且小于第一介電凸塊的厚度53的90％、大于0且小于第一介電凸塊的厚度53的85％、大于0且小于第一介電凸塊的厚度53的80％、大于0且小于第一介電凸塊的厚度53的75％、大于0且小于第一介電凸塊的厚度53的70％、大于0且小于第一介電凸塊的厚度53的65％、大于0且小于第一介電凸塊的厚度53的60％、大于0且小于第一介電凸塊的厚度53的55％、大于0且小于第一介電凸塊的厚度53的50％、大于0且小于第一介電凸塊的厚度53的45％、大于0且小于第一介電凸塊的厚度53的40％、大于0且小于第一介電凸塊的厚度53的35％、大于0且小于第一介電凸塊的厚度53的30％、大于0且小于第一介電凸塊的厚度53的25％、大于0且小于第一介電凸塊的厚度53的20％、大于0且小于第一介電凸塊的厚度53的15％、大于0且小于第一介電凸塊的厚度53的12％、大于0且小于第一介電凸塊的厚度53的10％、大于0且小于第一介電凸塊的厚度53的9％、大于0且小于第一介電凸塊的厚度53的8％、大于0且小于第一介電凸塊的厚度53的7％、大于0且小于第一介電凸塊的厚度53的6％、大于0且小于第一介電凸塊的厚度53的5％、大于0且小于第一介電凸塊的厚度53的4％、大于0且小于第一介電凸塊的厚度53的3％、大于0且小于第一介電凸塊的厚度53的2％或大于0且小于第一介電凸塊的厚度53的1％。

在本發明的所有實施例中，重疊區域31為第一電路布局21的區域與第二電路布局22的區域相重疊的區域。而重疊區域31的周圍鄰近區域32指重疊區域31的周遭至少50μm的范圍以內的區域、至少47μm的范圍以內的區域、至少45μm的范圍以內的區域、至少43μm的范圍以內的區域、至少40μm的范圍以內的區域、至少37μm的范圍以內的區域、至少35μm的范圍以內的區域、至少33μm的范圍以內的區域、至少30μm的范圍以內的區域、至少28μm的范圍以內的區域、至少25μm的范圍以內的區域、至少23μm的范圍以內的區域、至少20μm的范圍以內的區域、至少17μm的范圍以內的區域、至少15μm的范圍以內的區域、至少12μm的范圍以內的區域、至少10μm的范圍以內的區域、至少 9μm的范圍以內的區域、至少8μm的范圍以內的區域、至少7μm的范圍以內的區域、至少6μm的范圍以內的區域或至少5μm的范圍以內的區域。而所謂的鄰近跨接區域33由重疊區域31以及重疊區域31的周圍鄰近區域32所構成。

此外，本發明在選擇低介電凸塊50的材料時，選擇具有低吸水率的低介電凸塊50，其中低介電凸塊50的吸水率至少小于5％、至少小于4.5％、至少小于4％、至少小于3.5％、至少小于3％、至少小于2.5％或至少小于2％。

在本發明的實施例中，所選擇的低介電凸塊50的材料可為一聚苯并惡唑(polybenzoxazole，簡稱PBO)或一苯并環丁烷(Benzo Cyclobutane，簡稱BCB)。其中低介電凸塊50的材料的最佳選擇為一具感光性的聚苯并惡唑(polybenzoxazole，簡稱PBO)或一苯并環丁烷(Benzo Cyclobutane，簡稱BCB)。可以通過曝光顯影或是蝕刻的方法，將第二介電凸塊52去除。尤其當選擇以具感光性的聚苯并惡唑或苯并環丁烷的材料做為低介電凸塊50的材料時，是可輕易地以曝光顯影的方法將在第二介電區域42內由具感光性的聚苯并惡唑或苯并環丁烷所構成的第二介電凸塊52完全去除，藉此增強化合物半導體集成電路1的抗濕能力。

在本發明的所有實施例中，所選擇的低介電凸塊50的材料其介電常數為至少小于7、至少小于6.7、至少小于6.3、至少小于6、至少小于5.7、至少小于5.3、至少小于5、至少小于4.7、至少小于4.3、至少小于4、至少小于3.7、至少小于3.3、至少小于3、至少小于2.7、至少小于2.3、至少小于2、至少小于1.7、至少小于1.3或至少小于1。

請參閱圖1D～圖1O的實施例，在這些實施例中分別有不同的一重疊區域31、一第一介電凸塊51(黑色粗框的區域)以及一第二介電凸塊52的變化型。從這些實施例中，在重疊區域31的周圍鄰近區域32并無其他的重疊區域31的情況，由單一的重疊區域31的情況來看重疊區域31、第一介電凸塊51(黑色粗框的區域)以及第二介電凸塊52之間的各種變化可能性。

請同時參閱圖1D以及圖1E，圖1D以及圖1E分別為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的俯視圖以及剖面圖。其主要結構與圖1以及圖1A所示的實施例大致相同，但，其中第一介電區域41(黑色粗框的區域)與重疊區域31的大小相同且完全相重疊。

請同時參閱圖1F以及圖1G，圖1F以及圖1G分別為本發明一種化合物半導 體集成電路的電路布局方法的再一具體實施例的俯視圖以及剖面圖。其主要結構與圖1D以及圖1E所示的實施例大致相同，但，其中低介電凸塊50只形成于第一介電區域41(黑色粗框的區域)內，而在第二介電區域42內并無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51(黑色粗框的區域)，而無第二介電凸塊52。在此實施例中，第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。

請同時參閱圖1H以及圖1I，圖1H以及圖1I分別為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視圖以及剖面圖。其主要結構與圖1以及圖1A所示的實施例大致相同，但，其中第一介電區域41(黑色粗框的區域)完全位于重疊區域31之內。

請同時參閱圖1J以及圖1K，圖1J以及圖1K分別為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的俯視圖以及剖面圖。其主要結構與圖1H以及圖1I所示的實施例大致相同，但，其中低介電凸塊50只形成于第一介電區域41(黑色粗框的區域)內，而在第二介電區域42內并無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51(黑色粗框的區域)，而無第二介電凸塊52。在此實施例中，第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。

請同時參閱圖1L以及圖1M，圖1L以及圖1M分別為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的俯視圖以及剖面圖。其主要結構與圖1以及圖1A所示的實施例大致相同，但，其中第一介電區域41(黑色粗框的區域)與部分重疊區域31相重疊。

請同時參閱圖1N以及圖1O，圖1N以及圖1O分別為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視圖以及剖面圖。其主要結構與圖1L以及圖1M所示的實施例大致相同，但，其中低介電凸塊50只形成于第一介電區域41(黑色粗框的區域)內，而在第二介電區域42內并無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51(黑色粗框的區域)，而無第二介電凸塊52。在此實施例中，第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。

再請參閱圖1P以及圖1Q的實施例，在這些實施例中則分別有不同變化型的多個重疊區域31，且這些多個重疊區域31距離都很相近。因此在這些實施 例中，每一個重疊區域31的周圍鄰近區域32會互相涵蓋到其他的重疊區域31以及其他的重疊區域31的周圍鄰近區域32。因而，由這些多個重疊區域31以及這些多個重疊區域31的周圍鄰近區域32所構成的鄰近跨接區域33，為一組合區域。先請參閱圖1P，圖1P為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的俯視圖。一化合物半導體集成電路布局1被劃定于一化合物半導體基板10(圖中未顯示)的上表面，其中化合物半導體集成電路布局1包括一第一電路布局21以及一第二電路布局22。一第一金屬層61形成于第一電路布局21的區域內。其中第一電路布局21分為三個區域，因此第一金屬層61分別形成為一第一金屬層第一區611、一第一金屬層第二區612以及一第一金屬層第三區613。其中第一電路布局21的區域與第二電路布局22的區域于一重疊區域31相重疊，其中重疊區域31以及重疊區域31的周圍鄰近區域32形成一鄰近跨接區域33。在此實施例中重疊區域31分成三個區域，分別為一重疊區域第一區311、一重疊區域第二區312以及一重疊區域第三區313。由于此三個重疊區域31非常相近，因此此三個重疊區域31以及其周圍鄰近區域32即形成如圖所示的鄰近跨接區域33。在此實施例中，鄰近跨接區域33為一組合區域，該組合區域包括：重疊區域第一區311、重疊區域第二區312、重疊區域第三區313、重疊區域第一區311的周圍鄰近區域、重疊區域第二區312的周圍鄰近區域以及重疊區域第三區313的周圍鄰近區域。一第一介電區域41(黑色粗框的區域)被劃定于化合物半導體基板10(圖中未顯示)的上表面，其中第一介電區域41位于鄰近跨接區域33之內，且第一介電區域41與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含重疊區域第一區311、重疊區域第二區312以及重疊區域第三區313)。另外，一第二介電區域42定義為化合物半導體基板10(圖中未顯示)的上表面的第一介電區域41(黑色粗框的區域)以外的區域。一低介電材料所構成的一低介電凸塊50形成于化合物半導體基板10(圖中未顯示)之上以及第一金屬層61之上。在此實施例中，低介電凸塊50只形成于第一介電區域41(黑色粗框的區域)內，而在第二介電區域42內并無低介電凸塊50。其中形成于第一介電區域41內的低介電凸塊50為一第一介電凸塊51，其中第一介電凸塊51具有一第一介電凸塊的厚度53(未顯示)。因此在此實施例中，只有第一介電凸塊51(黑色粗框的區域)，而無第二介電凸塊52。一第二金屬層62形成于第二電路布局22的區 域內。在此實施例中，第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。此外，本實施例另一種變化型實施例，其主要結構與本實施例大致相同，但，其中低介電凸塊50同時形成于第一介電區域41內以及第二介電區域42內，其中形成于第二介電區域42內的低介電凸塊50為一第二介電凸塊52，其中第二介電凸塊52具有一第二介電凸塊的厚度54(未顯示)，且其中至少部分第二介電凸塊的厚度54(未顯示)小于第一介電凸塊的厚度53(未顯示)。第二金屬層62則形成于第一介電凸塊51之上以及第二介電凸塊52之上。

請參閱圖1Q，圖1Q為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的俯視圖。在此實施例中，第一電路布局21分為兩個區域，因此第一金屬層61分別形成為一第一金屬層第一區611以及一第一金屬層第二區612。其中第一電路布局21的區域與第二電路布局22的區域于一重疊區域31相重疊，其中重疊區域31以及重疊區域31的周圍鄰近區域32形成一鄰近跨接區域33。在此實施例中重疊區域31分成兩個區域，分別為一重疊區域第一區311以及一重疊區域第二區312。由于此兩個重疊區域31非常相近，因此此兩個重疊區域31以及其周圍鄰近區域32即形成如圖所示的鄰近跨接區域33。在此實施例中，鄰近跨接區域33為一組合區域，該組合區域包括：重疊區域第一區311、重疊區域第二區312、重疊區域第一區311的周圍鄰近區域以及重疊區域第二區312之周圍鄰近區域。一第一介電區域41(黑色粗框的區域)被劃定于化合物半導體基板10(圖中未顯示)的上表面，其中第一介電區域41位于鄰近跨接區域33之內，且第一介電區域41與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含重疊區域第一區311以及重疊區域第二區312)。

請參閱圖2，圖2為本發明一種化合物半導體集成電路的電路布局方法流程圖。該電路布局方法包括以下步驟：(請同時參閱圖1、圖1A、圖1D、圖1E、圖1H、圖1I、圖1L以及圖1M)A1：劃定一化合物半導體集成電路布局1于一化合物半導體基板10的上表面，其中化合物半導體集成電路布局1包括一第一電路布局21以及一第二電路布局22，其中第一電路布局21的區域與第二電路布局22的區域于一重疊區域31相重疊，一鄰近跨接區域33定義為包含重疊區域31以及重疊區域31的周圍鄰近區域32；A2：劃定一第一介電區域41(黑 色粗框的區域)于化合物半導體基板10的上表面，其中第一介電區域41位于鄰近跨接區域33之內，且第一介電區域41與至少部分重疊區域31相重疊，其中化合物半導體基板10的上表面的第一介電區域41以外的區域定義為一第二介電區域42；A3：形成一第一金屬層61于第一電路布局21的區域內；A4：形成由一低介電材料所構成的一低介電凸塊50，其中低介電凸塊50同時形成于第一介電區域41以及第二介電區域42內(如圖1、圖1A)，第一介電區域41內的低介電凸塊50定義為一第一介電凸塊51(黑色粗框的區域)，第一介電凸塊51具有一第一介電凸塊的厚度53，第二介電區域42內的低介電凸塊50定義為一第二介電凸塊52，第二介電凸塊52具有一第一介電凸塊的厚度54，其中第二介電凸塊的厚度54不大于第一介電凸塊的厚度53，且至少部分第二介電凸塊的厚度54小于第一介電凸塊的厚度53(如圖1、圖1A)；以及A5：形成一第二金屬層62于第二電路布局22的區域內。藉此，提高化合物半導體集成電路1的抗濕能力。

請參閱圖2A，圖2A為本發明一種化合物半導體集成電路的電路布局方法流程圖。該電路布局方法包括以下步驟：(請同時參閱圖1B、圖1C、圖1F、圖1G、圖1J、圖1K、圖1N以及圖1O)B1：劃定一化合物半導體集成電路布局1于一化合物半導體基板10的上表面，其中化合物半導體集成電路布局1包括一第一電路布局21以及一第二電路布局22，其中第一電路布局21的區域與第二電路布局22的區域于一重疊區域31相重疊，一鄰近跨接區域33定義為包含重疊區域31以及重疊區域31的周圍鄰近區域32；B2：劃定一第一介電區域41(黑色粗框的區域)于化合物半導體基板10的上表面，其中第一介電區域41位于鄰近跨接區域33之內，且第一介電區域41與至少部分重疊區域31相重疊，其中化合物半導體基板10的上表面的第一介電區域41以外的區域定義為一第二介電區域42；B3：形成一第一金屬層61于第一電路布局21的區域內；B4：形成由一低介電材料所構成的一第一介電凸塊50于第一介電區域41內(如圖1B、圖1C，黑色粗框的區域)，第一介電凸塊51具有一第一介電凸塊的厚度53；以及B5：形成一第二金屬層62于第二電路布局22的區域內。藉此，提高化合物半導體集成電路1的抗濕能力。

請參閱圖2B以及圖2C，圖2B以及圖2C分別為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖。在一實施例中， 其中A4步驟中形成低介電凸塊50包括以下步驟：(圖2B)同時于第一介電區域41以及第二介電區域42內形成一第一低介電層71，其中第一低介電層71的厚度等于第二介電凸塊的厚度54；以及(圖2C)于第一介電區域41內形成一第二低介電層72，其中第二低介電層72的厚度加上第二介電凸塊的厚度54等于第一介電凸塊的厚度53。其中形成第一低介電層71以及第二低介電層72的材料與形成低介電凸塊50的低介電材料相同。

請參閱圖2B、圖2C以及圖2D，圖2B、圖2C以及圖2D分別為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖。在另一實施例中，其中A4的步驟中形成低介電凸塊50包括以下步驟：(圖2B)同時于第一介電區域41以及第二介電區域42內形成一第一低介電層71，其中第一低介電層71的厚度等于第二介電凸塊的厚度54；(圖2D)同時于第一介電區域41以及第二介電區域42內形成一第二低介電層72，其中第一低介電層71的厚度(等于第二介電凸塊的厚度54)加上第二低介電層72的厚度等于第一介電凸塊的厚度53；以及(圖2C)以曝光顯影或蝕刻的方式去除第二介電區域42內的第二低介電層72，使得第二介電區域42內僅剩第一低介電層71，且第二介電區域42內的第一低介電層71的厚度為第二介電凸塊的厚度54。其中形成第一低介電層71以及第二低介電層72的材料與形成低介電凸塊50的低介電材料相同。

請參閱圖2E以及圖2F，圖2E以及圖2F分別為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖。在又一實施例中，其中A4的步驟中形成低介電凸塊50包括以下步驟：(圖2E)同時于第一介電區域41以及第二介電區域42內形成低介電凸塊50，其中低介電凸塊50的厚度55等于第一介電凸塊的厚度53；以及(圖2F)曝光顯影或蝕刻第二介電區域42內的低介電凸塊50，使得第一介電區域41內的低介電凸塊50的厚度為第一介電凸塊的厚度53，且第二介電區域42內的低介電凸塊50的厚度為第二介電凸塊的厚度54。

請參閱圖2E以及圖2F，其分別為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖。在再一實施例中，其中A4的步驟中形成低介電凸塊50包括以下步驟：(圖2E)同時于第一介電區域41以及第二介電區域42內形成低介電凸塊50，其中低介電凸塊50的厚度55大于 第一介電凸塊的厚度53；以及(圖2F)曝光顯影或蝕刻第一介電區域41以及第二介電區域42內的低介電凸塊50，使得第一介電區域41內的低介電凸塊50的厚度為第一介電凸塊的厚度53，且第二介電區域42內的低介電凸塊50的厚度為第二介電凸塊的厚度54。

請參閱圖2E以及圖2G，圖2E以及圖2G分別為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖。在另一實施例中，其中B4的步驟中形成第一介電凸塊51包括以下步驟：(圖2E)同時于第一介電區域41以及第二介電區域42內形成一低介電凸塊50，其中低介電凸塊50的厚度55等于第一介電凸塊的厚度53；以及(圖2G)曝光顯影或蝕刻移除第二介電區域42內的低介電凸塊50，使得第一介電區域41內的低介電凸塊50的厚度為第一介電凸塊的厚度53，且第二介電區域42內的低介電凸塊50的厚度為零。

請參閱圖2E以及圖2G，圖2E以及圖2G分別為本發明一種化合物半導體集成電路的電路布局方法的具體實施例的流程步驟剖面示意圖。在又一實施例中，其中B4的步驟中形成第一介電凸塊51包括以下步驟：(圖2E)同時于第一介電區域41以及第二介電區域42內形成一低介電凸塊50，其中低介電凸塊50的厚度55大于第一介電凸塊的厚度53；以及(圖2G)曝光顯影或蝕刻第一介電區域41內的低介電凸塊50，且曝光顯影或蝕刻移除第二介電區域42內的低介電凸塊50，使得第一介電區域41內的低介電凸塊50的厚度為第一介電凸塊的厚度53，且第二介電區域42內的低介電凸塊50的厚度為零。

請參閱圖2H，圖2H為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的剖面圖。其主要結構與圖1以及圖1A所示的實施例大致相同，但，其中還包括一下絕緣層75形成于化合物半導體基板10之上，且下絕緣層75形成于第一金屬層61之下以及低介電凸塊50之下。其中構成下絕緣層75的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。其主要方法與圖2所示的實施例大致相同，但，其中于A3的步驟之前還包括一形成一下絕緣層75的步驟，使得下絕緣層75形成于化合物半導體基板10之上，且下絕緣層75形成于第一金屬層61之下以及低介電凸塊50之下。在另一實施例中，可包含復數層下絕緣層75的結構(圖中未顯示)。

請參閱圖2I，圖2I為本發明一種化合物半導體集成電路的電路布局方法的 又一具體實施例的剖面圖。其主要結構與圖2H所示的實施例大致相同，但，其中低介電凸塊50只形成于第一介電區域41內，而在第二介電區域42內并無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。在另一實施例中，可包含復數層下絕緣層75的結構(圖中未顯示)。其主要方法與圖2A所示的實施例大致相同，但，其中于B3的步驟之前還包括一形成一下絕緣層75的步驟，使得下絕緣層75形成于化合物半導體基板10之上，且下絕緣層75形成于第一金屬層61之下以及第一介電凸塊51之下。

請參閱圖2J，圖2J為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的剖面圖。其主要結構與圖1以及圖1A所示的實施例大致相同，但，其中還包括一上絕緣層76形成于化合物半導體基板10之上以及第一金屬層61之上，且上絕緣層76形成于低介電凸塊50之下。其中構成上絕緣層76的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。其主要方法與圖2所示的實施例大致相同，但，其中于A3的步驟以及A4的步驟之間還包括一形成一上絕緣層76的步驟，使得上絕緣層76形成于化合物半導體基板10之上以及第一金屬層61之上，且上絕緣層76形成于低介電凸塊50之下。在另一實施例中，可包含復數層上絕緣層76的結構(圖中未顯示)。

請參閱圖2K，圖2K為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的剖面圖。其主要結構與圖2J所示的實施例大致相同，但，其中低介電凸塊50只形成于第一介電區域41內，而在第二介電區域42內并無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。在另一實施例中，可包含復數層上絕緣層76的結構(圖中未顯示)。其主要方法與圖2A所示的實施例大致相同，但，其中于B3的步驟以及B4的步驟之間還包括一形成一上絕緣層76的步驟，使得上絕緣層76形成于化合物半導體基板10之上以及第一金屬層61之上，且上絕緣層76形成于第一介電凸塊51之下。

請參閱圖2L，圖2L為本發明一種化合物半導體集成電路的電路布局方法的又一具體實施例的剖面圖。其主要結構與圖2J所示的實施例大致相同，但，其中還包括一下絕緣層75形成于化合物半導體基板10之上，且下絕緣層75形成于第一金屬層61之下以及低介電凸塊50之下。其中構成下絕緣層75的材料包括選自以下群組的至少一者：氮化硅(SiN)以及氧化硅(SiO₂)。其主要 方法與形成圖2J所示的實施例的方法大致相同，但，其中于A3的步驟之前還包括一形成一下絕緣層75的步驟，使得下絕緣層75形成于化合物半導體基板10之上，且下絕緣層75形成于第一金屬層61之下以及低介電凸塊50之下。在另一實施例中，可包含復數層上絕緣層76的結構(圖中未顯示)。在又一實施例中，可包含復數層下絕緣層75的結構(圖中未顯示)。在再一實施例中，可同時包含復數層上絕緣層76的結構(圖中未顯示)以及復數層下絕緣層75的結構(圖中未顯示)。

請參閱圖2M，圖2M為本發明一種化合物半導體集成電路的電路布局方法的再一具體實施例的剖面圖。其主要結構與圖2L所示的實施例大致相同，但，其中低介電凸塊50只形成于第一介電區域41內，而在第二介電區域42內并無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。在另一實施例中，可包含復數層上絕緣層76的結構(圖中未顯示)。在又一實施例中，可包含復數層下絕緣層75的結構(圖中未顯示)。在再一實施例中，可同時包含復數層上絕緣層76的結構(圖中未顯示)以及復數層下絕緣層75的結構(圖中未顯示)。其主要方法與形成圖2K所示的實施例的方法大致相同，但，其中于B3的步驟之前還包括一形成一下絕緣層75的步驟，使得下絕緣層75形成于化合物半導體基板10之上，且下絕緣層75形成于第一金屬層61之下以及第一介電凸塊51之下。

請參閱圖3，圖3為本發明一種化合物半導體集成電路的電路布局方法的一具體實施例的俯視示意圖。在一化合物半導體集成電路1的芯片上，同時于一第一介電區域41(黑色粗框的區域)以及一第二介電區域42內形成了一低介電凸塊50，其中形成于第一介電區域41內的低介電凸塊50為一第一介電凸塊51(黑色粗框的區域)，形成于第二介電區域42內的低介電凸塊50為一第二介電凸塊52，其中第一介電凸塊51具有一第一介電凸塊的厚度53，第二介電凸塊52具有一第二介電凸塊的厚度54，且其中至少部分第二介電凸塊的厚度54小于第一介電凸塊的厚度53。在此實施例中，第二介電凸塊52所占的面積相對于第一介電凸塊51所占的面積的比例很大，因此，第二介電凸塊52的厚度對化合物半導體集成電路1的抗濕能力有顯著的影響。當至少部分第二介電凸塊的厚度54小于第一介電凸塊的厚度53的90％以下時，即可明顯增強化合物半導體集成電路1的抗濕能力。而第二介電凸塊52的厚度越小，則對化合 物半導體集成電路1的抗濕能力的增強有越明顯的效果。

請參閱圖3A，圖3A為本發明一種化合物半導體集成電路的電路布局方法的另一具體實施例的俯視示意圖。其主要結構與圖3所示的實施例大致相同，但，其中在一化合物半導體集成電路1的芯片上，僅在一第一介電區域41(黑色粗框的區域)內形成了低介電凸塊50，而在第二介電區域42內并無低介電凸塊50，而形成于第一介電區域41內的低介電凸塊50為一第一介電凸塊51(黑色粗框的區域)，其中第一介電凸塊51具有一第一介電凸塊的厚度53(圖中未顯示)。因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。由于圖3A中的實施例，并沒有第二介電凸塊52，因此在此實施例中第一金屬層(圖中未顯示)除了被第一介電凸塊51所覆蓋住的區域外，其余的第一金屬層(圖中未顯示)并沒有被低介電凸塊50所覆蓋住。此實施例也是本發明的最佳實施例之一，由于只有第一介電凸塊51而沒有第二介電凸塊52，對增強化合物半導體集成電路1的抗濕能力有極佳的效果。

請參閱圖3B，圖3B描繪出圖3A的局部電路的示意圖。一化合物半導體集成電路1包括于一化合物半導體基板10之上形成多個異質接面雙極性晶體管(Heterojunction Bipolar Transistor，簡稱HBT)80。一第一金屬層61形成在化合物半導體基板10之上。第一金屬層61包含了一第一金屬層第一區611以及一第一金屬層第二區612，其中第一金屬層第一區611以及第一金屬層第二區612是彼此分開不相連接的區塊。一第一介電凸塊51形成在一第一介電區域41內(黑色粗框的區域)。在此實施例中，包含了多個區塊的第一介電凸塊51(黑色粗框的區域)，而在一第二介電區域42內則并無第二介電凸塊52。第一介電凸塊51形成在第一金屬層61之上。一第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。第二金屬層62包含了一第二金屬層第一區621以及一第二金屬層第二區622，其中第二金屬層第一區621以及第二金屬層第二區622是彼此分開不相連接的區塊。請同時參閱圖3C，其為圖3B中b—b’剖面線的垂直截面的剖面示意圖。圖3B中包含了多個異質接面雙極性晶體管80，其中每一個異質接面雙極性晶體管80包含了一射極81(Emitter)、一基極82(Base)以及一集極83(Collector)。其中第一金屬層第一區611形成在異質接面雙極性晶體管80的射極81之上，與射極81電性相連。第一金屬層第二區612形成在異質接面雙極性晶體管80的基極82之上(圖中未顯示)，與基 極82電性相連。第一介電凸塊51形成在第一金屬層第一區611之上。第二金屬層第一區621形成在異質接面雙極性晶體管80的集極83之上以及第一介電凸塊51之上，與集極83電性相連。通過第一介電凸塊51將不同電位的第一金屬層61(第一金屬層第一區611)以及第二金屬層62(第二金屬層第一區621)隔離。

請參閱圖3D，圖3D為本發明一種化合物半導體集成電路的電路布局方法的又一實施例的剖面結構的剖面示意圖。圖3D中，一化合物半導體基板10之上形成了一異質接面雙極性晶體管80(HBT)，異質接面雙極性晶體管80包含了一射極81(Emitter)、一基極82(Base)以及一集極83(Collector)。其中一第一金屬層61形成在異質接面雙極性晶體管80的集極83之上，與集極83電性相連。一第一介電凸塊51形成在第一金屬層61之上。一第二金屬層62形成在異質接面雙極性晶體管80的射極81之上、第一介電凸塊51之上以及化合物半導體基板10之上，且與射極81電性相連。通過第一介電凸塊51將不同電位的第一金屬層61以及第二金屬層62隔離。

請參閱圖4，圖4為本發明一種化合物半導體集成電路的電路布局方法的一具體實施例的局部電路布局示意圖。請同時參閱圖4A，其為相對應于圖4中的實施例的部分電路圖。一化合物半導體集成電路1包括于一化合物半導體基板(圖中未顯示)之上形成的多個異質接面雙極性晶體管84(HBT)以及一偏壓電路異質接面雙極性晶體管88。其中每一個異質接面雙極性晶體管84分別包含了一射極85(Emitter)、一基極86(Base)以及一集極87(Collector)。偏壓電路異質接面雙極性晶體管88包含了一射極89(Emitter)、一基極90(Base)以及一集極91(Collector)。一第一金屬層61形成在化合物半導體基板(圖中未顯示)之上。第一金屬層61包含了一第一金屬層第一區611、一第一金屬層第二區612以及一第一金屬層第三區613，其中第一金屬層第一區611、第一金屬層第二區612以及第一金屬層第三區613是彼此分開不相連接的區塊。第一金屬層第一區611與異質接面雙極性晶體管84的射極85電性相連。第一金屬層第二區612與異質接面雙極性晶體管84的基極86電性相連。第一金屬層第三區613與偏壓電路異質接面雙極性晶體管88的基極90電性相連。一第一介電凸塊51(黑色粗框的區域)形成在一第一介電區域41內，其中第一介電凸塊51包含兩個第一介電凸塊第一區511、一第一介電凸塊第二區512、一 第一介電凸塊第三區513以及多個第一介電凸塊其他區514。在此實施例中，第一介電區域41以外的區域為一第二介電區域42，第二介電區域42內并無第二介電凸塊52。第一介電凸塊51形成在第一金屬層61之上。一第二金屬層62形成于第一介電凸塊51之上以及化合物半導體基板10之上。第二金屬層62包含了一第二金屬層第一區621以及一第二金屬層第二區622，其中第二金屬層第一區621以及第二金屬層第二區622是彼此分開不相連接的區塊。第二金屬層第一區621與異質接面雙極性晶體管84的集極87電性相連。第二金屬層第二區622與偏壓電路異質接面雙極性晶體管88的集極91電性相連。

在圖4以及圖4A中的兩個重疊區域第一區311是第一金屬層第一區611以及第二金屬層第一區621相重疊的區域。不同電位的第一金屬層第一區611以及第二金屬層第一區621通過第一介電凸塊第一區511(黑色粗框的區域)形成跨接，藉此隔離第一金屬層第一區611以及第二金屬層第一區621。然而在重疊區域第一區311以及重疊區域第一區311的周圍鄰近區域的化合物半導體集成電路1的一阻抗(Impedance)的大小是會受到第一介電凸塊第一區511的厚度、面積及形狀以及形成第一介電凸塊第一區511的低介電材料的一介電常數等等因素所影響。因而本發明的發明人還發展出，若能善加利用在重疊區域第一區311以及重疊區域第一區311的周圍鄰近區域的化合物半導體集成電路1的阻抗會受到第一介電凸塊第一區511的影響，來進行設計調整第一介電凸塊第一區511的厚度、面積及形狀以及選擇形成第一介電凸塊第一區511的低介電材料的介電常數等等方式，以產生出所需大小的該阻抗(在重疊區域第一區311以及重疊區域第一區311的周圍鄰近區域的化合物半導體集成電路1的阻抗)，將可藉此提升化合物半導體集成電路1的效能。因此，本發明一種化合物半導體集成電路的電路布局方法，其中形成第一介電凸塊51還包括以下的步驟：依據鄰近跨接區域33附近的化合物半導體集成電路1的一阻抗所需大小，決定相對應于鄰近跨接區域33的第一介電凸塊51的厚度、面積及形狀以及低介電材料的一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體集成電路1的效能。

在圖4以及圖4A的實施例中，分別以異質接面雙極性晶體管84以及偏壓電路異質接面雙極性晶體管88為功率放大器(主功率放大器)以及偏壓電路功率放大器的實施例。在其他實施例中，功率放大器(主功率放大器)以及 偏壓電路功率放大器并不限定為異質接面雙極性晶體管，也可為一雙極性晶體管、一場效晶體管(Field Effect Transistor，簡稱FET)或其他形式的功率放大器。此外，如同圖3C以及圖3D的差異般，在圖4以及圖4A的實施例中，異質接面雙極性晶體管84的射極85以及集極87分別與第一金屬層61(第一金屬層第一區611)以及第二金屬層62(第二金屬層第一區621)電性相連；而在另一實施例中，異質接面雙極性晶體管84的射極85以及集極87可分別與第二金屬層62以及第一金屬層61電性相連。相似地，在圖4以及圖4A的實施例中，異質接面雙極性晶體管84的基極86以及偏壓電路異質接面雙極性晶體管88的集極91分別與第一金屬層61(第一金屬層第二區612)以及第二金屬層62(第二金屬層第二區622)電性相連；而在另一實施例中，異質接面雙極性晶體管84的基極86以及偏壓電路異質接面雙極性晶體管88的集極91可分別與第二金屬層62以及第一金屬層61電性相連。

在圖4以及圖4A的實施例中，因第一金屬層第一區611與異質接面雙極性晶體管84的射極85電性相連，且第二金屬層第一區621與異質接面雙極性晶體管84的集極87電性相連，故在重疊區域第一區311以及重疊區域第一區311的周圍鄰近區域的化合物半導體集成電路1的阻抗為異質接面雙極性晶體管84的集極87以及射極85間的一輸出阻抗。因而，若能善加利用異質接面雙極性晶體管84的集極87以及射極85間的輸出阻抗會受到第一介電凸塊第一區511(黑色粗框的區域)的影響，來進行設計調整第一介電凸塊第一區511的厚度、面積及形狀以及選擇形成第一介電凸塊第一區511的低介電材料的介電常數等等方式，以產生出所需大小的異質接面雙極性晶體管84的集極87以及射極85間的輸出阻抗，可藉此提升該化合物半導體集成電路1的效能。

因此，本發明一種化合物半導體集成電路的電路布局方法，還包括以下的步驟：劃定一功率放大器布局于化合物半導體集成電路布局1中；形成一功率放大器于功率放大器布局的區域內，其中功率放大器包括一第一端、一第二端以及一第三端，其中第一端及第二端的其中之一為功率放大器的一輸出端。其中第一端與第一金屬層61以及第二金屬層62的其中之一電性相連，第二端與第一金屬層61以及第二金屬層62的其中之另一電性相連，使得功率放大器的第一端以及第二端通過第一介電凸塊51形成隔離；以及依據鄰近跨接區域33附近的功率放大器的第一端以及第二端間的一輸出阻抗所需大小，決 定相對應于鄰近跨接區域33的第一介電凸塊51的厚度、面積及形狀以及低介電材料的一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體集成電路1的效能。在一實施例中，其中功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，第一端為一集極，第二端為一射極，第三端為一基極，其中該輸出阻抗為功率放大器的集極以及射極間的阻抗。在另一實施例中，其中功率放大器為一場效晶體管，第一端為一漏極，第二端為一源極，第三端為一柵極，其中該輸出阻抗為功率放大器的漏極以及源極間的阻抗。

在圖4以及圖4A中，異質接面雙極性晶體管84為一主功率放大器，而偏壓電路異質接面雙極性晶體管88為一偏壓電路功率放大器。其中一重疊區域第二區312是第一金屬層第二區612以及第二金屬層第二區622相重疊的區域。不同電位的第一金屬層第二區612以及第二金屬層第二區622通過第一介電凸塊第一區512(黑色粗框的區域)形成跨接，藉此隔離第一金屬層第二區612以及第二金屬層第二區622。然而在重疊區域第二區312以及重疊區域第二區312的周圍鄰近區域的化合物半導體集成電路1的一阻抗的大小是會受到第一介電凸塊第一區512的厚度、面積及形狀以及形成第一介電凸塊第一區512的低介電材料的一介電常數等等因素所影響。因第一金屬層第二區612與異質接面雙極性晶體管84的基極86電性相連，且第二金屬層第二區622與偏壓電路異質接面雙極性晶體管88的集極91電性相連，故在重疊區域第二區312以及重疊區域第二區312的周圍鄰近區域的化合物半導體集成電路1的阻抗為異質接面雙極性晶體管84的基極86以及偏壓電路異質接面雙極性晶體管88的集極91間的阻抗，也即為異質接面雙極性晶體管84的一輸入阻抗。因而，若能善加利用異質接面雙極性晶體管84的輸入阻抗會受到第一介電凸塊第一區512的影響，來進行設計調整第一介電凸塊第一區512的厚度、面積及形狀以及選擇形成第一介電凸塊第一區512的低介電材料的介電常數等等方式，以產生出所需大小的異質接面雙極性晶體管84的一輸入阻抗，可藉此提升該化合物半導體集成電路1的效能。

因此，本發明一種化合物半導體集成電路的電路布局方法，還包括以下步驟：劃定一主功率放大器布局以及一偏壓電路功率放大器布局于化合物半導體集成電路布局1中；形成一主功率放大器于主功率放大器布局的區域內，其中主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及 一主功率放大器第三端，其中主功率放大器第三端為主功率放大器的一輸入端；形成一偏壓電路功率放大器于偏壓電路功率放大器布局的區域內，其中偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中偏壓電路功率放大器第一端與第一金屬層61以及第二金屬層62的其中之一電性相連，主功率放大器第三端與第一金屬層61以及第二金屬層62的其中之另一電性相連，使得偏壓電路功率放大器第一端以及主功率放大器第三端通過第一介電凸塊51形成隔離；以及依據鄰近跨接區域33附近的偏壓電路功率放大器第一端以及主功率放大器第三端間的一阻抗的所需大小，決定相對應于鄰近跨接區域33的第一介電凸塊51的厚度、面積及形狀以及低介電材料的一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體集成電路1的效能，其中該阻抗為主功率放大器的一輸入阻抗。在一實施例中，其中主功率放大器以及偏壓電路功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，主功率放大器第一端為一主功率放大器集極，主功率放大器第二端為一主功率放大器射極，主功率放大器第三端為一主功率放大器基極，偏壓電路功率放大器第一端為一偏壓電路功率放大器集極，偏壓電路功率放大器第二端為一偏壓電路功率放大器射極，偏壓電路功率放大器第三端為一偏壓電路功率放大器基極，其中該輸入阻抗為偏壓電路功率放大器集極以及主功率放大器基極間的阻抗。在另一實施例中，其中主功率放大器以及偏壓電路功率放大器為一場效晶體管，主功率放大器第一端為一主功率放大器漏極，主功率放大器第二端為一主功率放大器源極，主功率放大器第三端為一主功率放大器柵極，偏壓電路功率放大器第一端為一偏壓電路功率放大器漏極，偏壓電路功率放大器第二端為一偏壓電路功率放大器源極，偏壓電路功率放大器第三端為一偏壓電路功率放大器柵極，其中該輸入阻抗為偏壓電路功率放大器漏極以及主功率放大器柵極間的阻抗。

在圖4以及圖4A中，一重疊區域第三區313是第一金屬層第三區613以及第二金屬層第二區622相重疊的區域。不同電位的第一金屬層第三區613以及第二金屬層第二區622通過第一介電凸塊第三區513(黑色粗框的區域)形成跨接，藉此隔離第一金屬層第三區613以及第二金屬層第二區622。然而在重疊區域第三區313以及重疊區域第三區313的周圍鄰近區域的化合物半導體集 成電路1的一阻抗的大小是會受到第一介電凸塊第三區513的厚度、面積及形狀以及形成第一介電凸塊第三區513的低介電材料的一介電常數等等因素所影響。因第一金屬層第三區613與偏壓電路異質接面雙極性晶體管88的基極90電性相連，且第二金屬層第二區622與偏壓電路異質接面雙極性晶體管88的集極91電性相連，故在重疊區域第三區313以及重疊區域第三區313的周圍鄰近區域的化合物半導體集成電路1的阻抗為偏壓電路異質接面雙極性晶體管88的基極90以及集極91間的阻抗，也即為偏壓電路異質接面雙極性晶體管88的一輸入阻抗。因而，若能善加利用偏壓電路異質接面雙極性晶體管88的輸入阻抗會受到第一介電凸塊第三區513的影響，來進行設計調整第一介電凸塊第三區513的厚度、面積及形狀以及選擇形成第一介電凸塊第三區513的低介電材料的介電常數等等方式，以產生出所需大小的偏壓電路異質接面雙極性晶體管88的一輸入阻抗，可藉此提升該化合物半導體集成電路1的效能。

因此，本發明一種化合物半導體集成電路的電路布局方法，還包括以下步驟：劃定一偏壓電路功率放大器布局于化合物半導體集成電路布局1中；形成一偏壓電路功率放大器于偏壓電路功率放大器布局的區域內，其中偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中偏壓電路功率放大器第一端以及偏壓電路功率放大器第三端的其中之一為偏壓電路功率放大器的一輸入端。其中偏壓電路功率放大器第一端與第一金屬層61以及第二金屬層62的其中之一電性相連，偏壓電路功率放大器第三端與第一金屬層61以及第二金屬層62的其中之另一電性相連，使得偏壓電路功率放大器第一端以及偏壓電路功率放大器第三端通過第一介電凸塊51形成隔離；以及依據鄰近跨接區域33附近的偏壓電路功率放大器第一端以及偏壓電路功率放大器第三端間的一輸入阻抗的所需大小，決定相對應于鄰近跨接區域33的第一介電凸塊51的厚度、面積及形狀以及低介電材料的一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體集成電路1的效能。在一實施例中，其中偏壓電路功率放大器為一雙極性晶體管或一異質接面雙極性晶體管，偏壓電路功率放大器第一端為一集極，偏壓電路功率放大器第二端為一射極，偏壓電路功率放大器第三端為一基極，其中該輸入阻抗為偏壓電路功率放大器的集極以及基極間的阻抗。在另一實施例中，其中偏壓電路功率放大器為一場效晶體管，偏壓電路 功率放大器第一端為一漏極，偏壓電路功率放大器第二端為一源極，偏壓電路功率放大器第三端為一柵極，其中該輸入阻抗為偏壓電路功率放大器的漏極以及柵極間的阻抗。

請同時參閱圖4、圖4A、圖4B以及圖4C，其中圖4B為圖4中的c—c’剖面線的垂直截面的剖面示意圖；圖4C為圖4B中V方框的區域的局部放大圖。其中圖4B中靠近V方框的區域，為圖4中靠近c—c’剖面線的c的區域(也即靠近c—c’剖面線上方的區域)。圖4B中第一金屬層61包含彼此分開不相連接的第一金屬層第一區611、第一金屬層第二區612以及第一金屬層第三區613三個區塊。第二金屬層62包含彼此分開不相連接的第二金屬層第一區621以及第二金屬層第二區622兩個區塊。其中不同電位的第一金屬層第一區611以及第二金屬層第一區621通過第一介電凸塊第一區511形成跨接，藉此隔離第一金屬層第一區611以及第二金屬層第一區621。不同電位的第一金屬層第三區613以及第二金屬層第二區622通過第一介電凸塊第三區513形成跨接，藉此隔離第一金屬層第三區613以及第二金屬層第二區622。圖4B以及圖4C中，一下絕緣層75形成于化合物半導體基板10之上；第一金屬層61(包含第一金屬層第一區611、第一金屬層第二區612以及第一金屬層第三區613)形成于絕緣層75之上；一上絕緣層76形成于第一金屬層61之上以及化合物半導體基板10之上；第一介電凸塊51(包含第一介電凸塊第一區511以及第一介電凸塊第三區513)形成于第一介電區域41內之上絕緣層76之上；第二金屬層62(包含第二金屬層第一區621以及第二金屬層第二區622)形成于第一介電凸塊51之上以及上絕緣層76之上；一保護層77形成于第二金屬層62之上、第一介電凸塊51之上以及上絕緣層76之上。

本發明一種化合物半導體集成電路的電路布局方法(如圖2所示的實施例)，其中于A5的步驟之后還包括一形成至少一保護層77于該化合物半導體集成電路1之上的步驟。在一實施例中，其中保護層77形成于第二金屬層62之上。在另一實施例中，保護層77也形成于第二介電凸塊52之上。在另一實施例中，保護層77也形成于第一介電凸塊51之上。在又一實施例中，保護層77也形成于第一金屬層61之上。在再一實施例中，保護層77也形成于化合物半導體基板10之上。其中構成保護層77的材料包括選自以下群組的至少一者：聚苯并惡唑(polybenzoxazole，簡稱PBO)、氮化硅(SiN)以及氧化硅(SiO₂)。

本發明一種化合物半導體集成電路的電路布局方法(如圖2A所示的實施例)，其中于B5的步驟之后還包括一形成至少一保護層77于該化合物半導體集成電路1之上的步驟。在一實施例中，其中保護層77形成于第二金屬層62之上。在另一實施例中，保護層77也形成于第一介電凸塊51之上。在又一實施例中，保護層77也形成于第一金屬層61之上。在再一實施例中，保護層77也形成于化合物半導體基板10之上。其中構成保護層77的材料包括選自以下群組的至少一者：聚苯并惡唑(polybenzoxazole，簡稱PBO)、氮化硅(SiN)以及氧化硅(SiO₂)。

最后應說明的是：以上各實施例僅用以說明本發明的技術方案，而非對其限制；盡管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的范圍。