半導體結構及其制造方法與流程

本發明是關于一種半導體結構及其制造方法。本發明特別是關于一種包括勢壘結構的半導體結構及其制造方法，該勢壘結構特別是氫的勢壘結構。

背景技術：

可變電阻式存儲器(RRAM)是一種類型的非易失性存儲器，其提供簡單的結構、小的存儲單元尺寸、可擴縮性(scalability)、超高速操作、低功率操作、高耐久性(endurance)、好的保持性(retention)、大的開關比、CMOS兼容性、低成本等優點。RRAM的一種類型包括存儲元件，例如一金屬氧化物層。舉例來說，通過施加電脈沖，存儲元件的電阻可在二或更多個穩定的電阻范圍之間改變。

在CMOS工藝中，一些步驟可能在包括氫氣(H-2)的氣氛下進行。此外，例如于工藝中的高溫步驟期間，一些在所制造的結構中的元件可能會釋放氫氣。氫氣可能不利于存儲元件的保持性。

技術實現要素：

考慮到上述情況，在此提供一種半導體結構及其制造方法。該半導體結構特別是包括一勢壘結構，尤其是氫的勢壘結構。

根據一些實施例，該半導體結構包括一存取裝置、一介電層、一勢壘層、一第一層間導體、一第一勢壘襯層、一第二層間導體、一第二勢壘襯層、一存儲元件及一頂電極層。存取裝置具有二個端子。介電層覆蓋存取裝置。勢壘層設置在介電層上。第一層間導體延伸通過勢壘層和介電層。第一層間導體連接至二個端子的其中一者。第一勢壘襯層設置在第一層間導體的側壁上。第一層間導體和介電層通過第一勢壘襯層物理上地分離開來。第二層間導體延伸通過勢壘層和介電層。第二層間導體連接至二個端 子的另一者。第二勢壘襯層設置在第二層間導體的側壁上。第二層間導體和介電層通過第二勢壘襯層物理上地分離開來。存儲元件設置在第一層間導體上。頂電極層設置在勢壘層和存儲元件上。頂電極層覆蓋存儲元件。

根據一些實施例，該制造方法包括下列步驟。提供一初步結構。該初步結構包括一存取裝置及覆蓋存取裝置的一介電層，其中存取裝置具有二個端子。形成一勢壘層在介電層上。形成二個孔洞通過勢壘層和介電層。二個孔洞分別露出二個端子的一部分。分別形成一第一勢壘襯層及一第二勢壘襯層在二個孔洞的側壁上。分別形成一第一層間導體及一第二層間導體在二個孔洞中。第一層間導體連接至二個端子的其中一者，第一層間導體和介電層通過第一勢壘襯層物理上地分離開來。第二層間導體連接至二個端子的另一者，第二層間導體和介電層通過第二勢壘襯層物理上地分離開來。接著，形成一存儲元件在第一層間導體上。形成一頂電極層在勢壘層和存儲元件上，該頂電極層覆蓋存儲元件。

為了對本發明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示根據實施例的半導體結構。

圖2A～圖2J繪示根據實施例的半導體結構的制造方法。

【符號說明】

102：基板

104：存取裝置

106：源極/漏極區

108：源極/漏極區

110：柵極電極

112：柵極介電質

114：上層

116：下層

118：輕摻雜漂移區

120：輕摻雜漂移區

122：介電層

124：勢壘層

126：第一層間導體

128：第一勢壘襯層

130：第二層間導體

132：第二勢壘襯層

134：第三層間導體

136：第三勢壘襯層

138：存儲元件

140：頂電極層

142：金屬層

200：初步結構

202：基板

204：晶體管

206：源極/漏極區

208：源極/漏極區

210：柵極電極

212：阱

214：柵極介電質

216：上層

218：下層

220：間隔物

222：輕摻雜漂移區

224：輕摻雜漂移區

226：介電層

228：無邊界接觸層

230：勢壘層

232：硬掩模層

234：孔洞

236：第一勢壘襯層

238：第二勢壘襯層

240：第三勢壘襯層

242：第一層間導體

244：第二層間導體

246：第三層間導體

248：存儲元件

250：存儲元件

252：頂電極層

254：頂電極層

256：金屬層

A：陣列區

P：周邊區

具體實施方式

以下將參照圖式，說明一種半導體結構及其制造方法。為了描述上的方便，本說明書是專注于包括RRAM裝置的半導體結構。然而，本發明并不受限于此。舉例來說，以下所描述的勢壘結構可用于其他結構中。要注意的是，為了提供清楚的理解，于所附圖式中，元件的尺寸可能并未反映其實際尺寸。

圖1繪示根據實施例的半導體結構。該半導體結構包括一存取裝置104。存取裝置104具有二個端子(106及108)。對于RRAM裝置來說，存取裝置典型地可為晶體管或二極管。在圖1中，存取裝置104被繪示成一晶體管(例如一NMOS)，其包括二個源極/漏極區106、108及一柵極電極110。更具體地說，半導體結構可包括一基板102，源極/漏極區106、108設置在基板102中，且源極/漏極區106、108即所述的二個端子。柵極電極110設置在基板102上，介于源極/漏極區106、108之間，且柵極電極110和基板102通過晶體管的一柵極介電質112分離開來。根據一實施例，如圖1所示，柵極電極110可包括一上層114及一下層116，上層114包括金屬硅化物，例如CoSi_x或WSi_x，下層116包括多晶硅。晶體管還可包括二個輕摻雜漂移區118、120。

半導體結構還包括一介電層122。介電層122覆蓋存取裝置104。舉例來說，介電層122設置在基板102和存取裝置104上，并覆蓋存取裝置104。在此，介電層122可用作為一層間介電層。

半導體結構還包括一勢壘層124。勢壘層124設置在介電層122上。勢壘層124可包括具有氫阻擋效果的材料，例如氮化硅(SiN_x)。

半導體結構還包括一第一層間導體126、一第一勢壘襯層128、一第二層間導體130及一第二勢壘襯層132。第一層間導體126延伸通過勢壘層124和介電層122。第一層間導體126連接至二個端子的其中一者(106)。第一勢壘襯層128設置在第一層間導體126的側壁上，其中第一層間導體126和介電層122通過第一勢壘襯層128物理上地分離開來。第二層間導體130延伸通過勢壘層124和介電層122。第二層間導體130連接至二個端子的另一者(108)。第二勢壘襯層132設置在第二層間導體130的側壁上，其中第二層間導體130和介電層122通過第二勢壘襯層132物理上地分離開來。在存取裝置104是晶體管的例子中，半導體結構還可包括一第三層間導體134及一第三勢壘襯層136。第三層間導體134延伸通過勢壘層124和介電層122。第三層間導體134連接至柵極電極110。第三勢壘襯層136設置在第三層間導體134的側壁上，其中第三層間導體134和介電層122通過第三勢壘襯層136物理上地分離開來。在此，當描述一個元件「連接至」另一元件時，該元件「電性上連接至、選擇性地亦物理上地連接至」該另一元件。第一層間導體126、第二層間導體130及第三層間導體134可包括鎢(W)。第一勢壘襯層128、第二勢壘襯層132及第三勢壘襯層136可包括具有氫阻擋效果的材料，例如氮化硅(SiN_x)。

半導體結構還包括一存儲元件138及一頂電極層140。存儲元件138設置在第一層間導體126上。頂電極層140設置在勢壘層124和存儲元件138上，且頂電極層140覆蓋存儲元件138。為了用于RRAM應用，存儲元件138可具有可編程電阻(programmable resistance)，且能夠用于形成存儲元件138的材料包括氧化鎢、氧化鎳、氧化鋁、氧化鎂、氧化鈷、氧化鈦、氧化鈦鎳、氧化鋯及氧化銅等等。存儲元件138特別是可包括氧化鎢，例如WO₃、W₂O₅、WO₂或具有氧梯度的WO_x。如此一來，半導體結構即包括一RRAM裝置，該RRAM裝置包括存儲元件138，且頂電極層140 和第一層間導體126分別提供存儲元件138的頂電極和底電極。通過第一層間導體126和存取裝置104其中一個端子(106)的連接，存儲元件138可受控于存取裝置104。在一些實施例中，存儲元件138連接至晶體管的漏極區。頂電極層140可包括一導電材料，以提供頂電極。此外，頂電極層140可包括具有氫阻擋效果的材料。根據一些實施例，頂電極層140可包括鈦(Ti)、氮化鈦(TiN)或氮化鈦鋁(TiAlN)。根據一實施例，存儲元件138可具有約至的厚度，例如舉例來說，勢壘層124可為約至一般為約至存儲元件138可為約至典型地為約頂電極層140可為約至典型地為約至

半導體結構還可包括一金屬層142，設置在介電層122上。金屬層142連接至頂電極層140、第二層間導體130及第三層間導體134。

半導體結構可包括一陣列區A及一周邊區P。上述元件典型地設置在陣列區A中。然而，一般來說，除了存儲元件138及頂電極層140之外，其他元件也可以類似方式設置在周邊區P中。

根據實施例，第一勢壘襯層128、第二勢壘襯層132、第三勢壘襯層136、勢壘層124及頂電極層140可配置為氫的阻擋物。更具體地說，第一勢壘襯層128、第二勢壘襯層132及第三勢壘襯層136分別避免從介電層122至第一層間導體126、第二層間導體130及第三層間導體134的氫擴散。勢壘層124及頂電極層140避免從工藝氣氛或其他元件至存儲元件138的氫擴散。如此一來，即可以避免半導體結構(特別是其存儲元件)因氫擴散而導致的劣化。

接下來將說明根據實施例的半導體結構的制造方法。請參照圖2A，提供一初步結構200。初步結構200包括一存取裝置及覆蓋存取裝置的一介電層226(例如一層間介電層)。

在一些實施例中，如圖2A所示，存取裝置可為一晶體管204，例如一NMOS。晶體管204包括二個源極/漏極區206、208及一柵極電極210其中該二個源極/漏極區206、208即所述的二個端子。根據一些實施例，半導體結構可包括一基板202，源極/漏極區206、208形成在基板202中。更具體地說，源極/漏極區206、208可形成在設置于基板202中的一阱212 中。柵極電極210形成在基板202上，介于源極/漏極區206、208之間，且柵極電極210和基板202通過晶體管204的一柵極介電質214分離開來。根據一實施例，如圖2A所示，柵極電極210可包括一上層216及一下層218，上層216包括金屬硅化物，例如CoSi_x或WSi_x，下層218包括多晶硅。晶體管還可包括間隔物220，形成在柵極電極210的側壁上。晶體管還可包括二個輕摻雜漂移區222、224，分別相鄰于源極/漏極區206、208。

要注意的是，初步結構200可包括多個晶體管204，其中一些形成在初步結構200的陣列區A中，而其他的則形成在初步結構200的周邊區P。以下的步驟，除非有特別指出，否則都能在陣列區A及周邊區P二者中皆進行之。

根據一些實施例，如圖2B所示，可選擇性地在包括氫氣的氣氛下進行一個工藝。該工藝可為一N2-H2合金形成工藝。其可用于在形成介電層226之前，形成共形地位于晶體管204之上的一無邊界接觸層(borderless contact layer)228。這樣的工藝有利于在觸點蝕刻上獲得較大的工藝容許范圍(process window)。

現在請參照圖2C，在提供初步結構200之后，形成一勢壘層230在介電層226上。根據一些實施例，勢壘層230實質上覆蓋陣列區A中的介電層226整體，并選擇性地覆蓋周邊區P中的介電層226整體。勢壘層230可包括具有氫阻擋效果的材料，例如但不限于氮化硅(SiNx)。舉例來說，勢壘層230可在低壓下由SiN_x在高于400℃的溫度形成，該溫度例如是約600℃至700℃。通過這樣的高溫形成工藝，能夠提供氫含量低的勢壘層230。根據一實施例，勢壘層124可為約至一般為約至在一些實施例中，如圖2C所示，可提供一硬掩模層232在勢壘層230上。硬掩模層232可由氧化物制成。

請參照圖2D，形成多個孔洞234通過硬掩模層232、勢壘層230和介電層226。其各自露出源極/漏極區206的一部分(亦即一個端子的一部分)、源極/漏極區208的一部分(亦即另一端子的一部分)或門極電極210的一部分(這是在使用晶體管204的情況下)。

請參照圖2E，分別形成多個勢壘襯層在該些孔洞234的側壁上。該些勢壘襯層包括一第一勢壘襯層236及一第二勢壘襯層238。第一勢壘襯 層236形成在露出源極/漏極區206的一部份的孔洞234的側壁上。第二勢壘襯層238形成在露出源極/漏極區208的一部份的孔洞234的側壁上。在使用晶體管204的例子中，該些勢壘襯層還包括一第三勢壘襯層240。第三勢壘襯層240形成在露出柵極電極210的一部份的孔洞234的側壁上。勢壘襯層可包括具有氫阻擋效果的材料，例如但不限于氮化硅(SiN_x)。勢壘襯層可通過沉積及蝕刻工藝形成。各個勢壘襯層可具有約至的厚度，典型地為約

請參照圖2F，填充一導電材料至孔洞234中，以形成多個層間導體。該些層間導體包括一第一層間導體242及一第二層間導體244。第一層間導體242連接至源極/漏極區206(亦即二個端子的其中一者)，且第一層間導體242和介電層226通過第一勢壘襯層236物理上地分離開來。第二層間導體244連接至源極/漏極區208(亦即二個端子的另一者)，且第二層間導體244和介電層226通過第二勢壘襯層238物理上地分離開來。在使用晶體管204的例子中，該些層間導體還包括一第三層間導體246。第三層間導體246連接至柵極電極210，且第三層間導體246和介電層226通過第三勢壘襯層240物理上地分離開來。導電材料可包括鎢(W)。導電材料還可包括鈦(Ti)及氮化鈦(TiN)。這個步驟可包括導電材料的沉積和隨后的化學機械研磨(CMP)工藝。此外，硬掩模層232也可由該CMP工藝移除。

接著，將形成一存儲元件248在第一層間導體242上，并將形成一頂電極層254在勢壘層230和存儲元件248上，其中頂電極層254覆蓋存儲元件248。

請參照圖2G，分別形成多個存儲元件在層間導體上。該些存儲元件包括形成在陣列區A中的第一層間導體242上的存儲元件248。該些存儲元件還包括形成在陣列區A中的其他層間導體上、或周邊區P中的層間導體上的其他存儲元件250。存儲元件可通過氧化層間導體的頂部部分來形成。舉例來說，存儲元件可由氧化鎢形成，其是通過氧化層間導體的鎢來形成。氧化工藝可為快速熱氧化(RTO)、等離子體氧化或PRP(等離子體-RTO-等離子體)工藝等等。根據一實施例，存儲元件可為約10至例如約

請參照圖2H，形成一頂電極層252覆蓋勢壘層230整體和所有的存 儲元件248、250。在一些實施例中，頂電極層252可共形地形成。頂電極層252可包括具有氫阻擋效果的材料，例如但不限于氮化鈦(TiN)或氮化鈦鋁(TiAlN)。舉例來說，頂電極層252可通過物理氣相沉積(PVD)由TiN形成。根據一實施例，頂電極層252可為約至典型地為約至

請參照圖2I，移除大部分的頂電極層252，只留下形成在存儲元件248上的部份(亦即頂電極層254)。頂電極層254覆蓋存儲元件248。此外并移除所有露出的存儲元件250。這個步驟可例如通過蝕刻工藝來進行。之后，可選擇性地進行等離子體清理工藝，以提供與在接下的步驟中形成的金屬層256之間的更佳的接口。

如此一來，即提供包括存儲元件248的一RRAM裝置，且頂電極層254和第一層間導體242分別提供存儲元件248的頂電極和底電極。通過和源極/漏極區206的連接，存儲元件248可受控于晶體管204。在一些實施例中，源極/漏極區206是晶體管204的漏極區。

請參照圖2J，形成一金屬層256在介電層226上。金屬層256連接至頂電極層254、第二層間導體244及第三層間導體246。金屬層256可通過沉積及圖案化工藝形成。舉例來說，金屬層256可為通過PVD形成的Ti/TiN/Al/Ti/TiN五層結構。

上述的步驟可相容于典型的CMOS工藝。在形成金屬層256之后，可進行傳統的后段(BEOL)工藝。

總而言之，根據此處所述的實施例，提供一勢壘結構，特別是氫的勢壘結構。勢壘襯層避免從介電層至層間導體的氫擴散。勢壘層及頂電極層封裝存儲元件，并因此避免從工藝氣氛或其他元件至存儲元件的氫擴散。勢壘層特別是避免來自設置在較下方的元件(例如介電層)的氫擴散。此外，金屬層也可提供氫的阻擋功能。如此一來，即可以避免半導體結構因氫擴散而導致的劣化。特別是可以避免存儲元件因氫擴散而導致的劣化。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾。因此，本發明的保護范圍當視隨附的權利要求范圍所界定的為準。