靜電保護結構及集成電路系統的制作方法

本發明涉及半導體領域，特別涉及一種靜電保護結構及集成電路系統。

背景技術：

靜電防護一直是集成電路設計中的重要問題，靜電保護結構(Electro-Static discharge，ESD)在集成電路中起到重要的防護作用。

近年來，與常見的場效應晶體管相比，LDMOS(lateral double-diffused MOSFET)晶體管在諸如增益、線性度、開關性能、散熱性能以及減少級數等器件特性方面具有明顯的優勢，因此得到了廣泛應用。LDMOS晶體管為一種高壓器件，可以用于顯示器驅動IC或者射頻器件。

LDMOS晶體管通常應用于高壓環境中，為了提高在高壓環境中的防靜電能力，LDMOS晶體管集成電路的靜電保護結構通常也用LDMOS晶體管組合設計而成。

圖1示出了現有技術一種LDMOS集成電路的靜電保護結構的示意圖，集成電路02為大量LDMOS晶體管組合形成的集成電路，P型LDMOS晶體管01與所述集成電路02并聯，用作靜電保護結構。

其中P型LDMOS晶體管01的源極與工作電源相連，所述工作電源用于向源極加載工作電位Vdd，P型LDMOS晶體管01的漏極與外接端子03相連，所述外接端子03用于將外界的靜電沖擊引入所述P型LDMOS晶體管01，并通過所述P型LDMOS晶體管01釋放。但是根據P型LDMOS晶體管01的自身屬性，當從所述外接端子03進入漏極的靜電沖擊為反向電流時，所述P型LDMOS晶體管01能夠較好地釋放所述反向電流；當從所述外接端子03進入漏極的靜電沖擊為正向電流時，所述P型LDMOS晶體管01難以釋放所述正向電流。

因此，如何能夠有效地釋放可能進入集成電路的正向電流和反向電流，以更好地保護集成電路，成為本領域技術人員亟待解決的問題。

技術實現要素：

本發明解決的問題是提供一種靜電保護結構及集成電路系統，有效地釋放可能進入集成電路的正向電流和反向電流，以更好地保護集成電路。

為解決上述問題，本發明提供一種LDMOS晶體管的靜電保護結構，用于對集成電路進行靜電保護，所述集成電路的一端加載有工作電位，所述靜電保護結構包括：

外接端子，與所述集成電路未加載有工作電位的一端相連，用于引入外部靜電；

P型晶體管，所述P型晶體管的柵極、源極用于加載工作電位，漏極與所述外接端子相連；

NPN型三極管，所述NPN型三極管的發射極用于加載工作電位，集電極和基極與所述外接端子相連。

可選的，所述P型晶體管為P型LDMOS晶體管，形成于一P型襯底上，所述P型襯底上形成有N型摻雜隔離層，所述N型摻雜隔離層上設有N型摻雜區，所述P型LDMOS晶體管的源極、漏極位于所述N型摻雜區中，位于所述源極、漏極之間的N型摻雜區用作所述P型LDMOS晶體管的溝道。

可選的，所述漏極與用作溝道的N型摻雜區之間設有隔離結構，所述漏極和隔離結構設置于一P型漂移區中。

可選的，所述P型襯底上還形成有N型重摻雜區和P型重摻雜區；

所述N型重摻雜區靠近所述P型LDMOS晶體管的源極且位于所述N型摻雜隔離層上，所述N型重摻雜區用于控制所述N型摻雜隔離層的電位；

所述P型重摻雜區位于N型重摻雜區遠離所述P型LDMOS晶體管的一側，所述P型重摻雜區設置于未形成有N型摻雜隔離層的P型襯底上，所述P型重摻雜區用于控制所述P型襯底的電位；

所述P型襯底中還形成有位于所述N型摻雜隔離層上且包圍所述源極的第一N型輕摻雜區，所述第一N型輕摻雜區中形成有位于所述源極和N型重摻雜區之間的N型控制極；所述N型控制極、所述源極和所述N型重摻雜區通過隔 離結構絕緣，所述N型控制極上加載有所述工作電位，用于控制所述第一N型輕摻雜區的電位；

所述N型控制極、P型襯底和N型重摻雜區用于構成所述NPN型三極管，所述N型控制極用作所述NPN型三極管的發射極，所述P型襯底用作所述NPN型三極管的基極，所述N型重摻雜區用作所述NPN型三極管的發射極。

可選的，所述P襯底上還形成有包圍所述N型重摻雜區的第二N型輕摻雜區、包圍所述第二N型輕摻雜區的第三N型輕摻雜區；

所述P型襯底上還形成有包圍所述P型重摻雜區的第一P型輕摻雜區、包圍所述第一P型輕摻雜區的第二P型輕摻雜區。

可選的，所述工作電位在0.9V-5V的范圍內。

可選的，所述P型晶體管和NPN型三極管用于構成靜電保護支路，所述靜電保護結構包括多個所述靜電保護支路，所述多個靜電保護支路均與所述外接端子相連。

可選的，所述P型晶體管與所述NPN型三極管為相互獨立的器件。

本發明還提供一種集成電路系統，包括：

集成電路；

本發明提供的靜電保護結構，用于對集成電路進行靜電保護。

可選的，所述集成電路為LDMOS晶體管集成電路。

與現有技術相比，本發明的技術方案具有以下優點：

本發明靜電保護結構包括P型晶體管、NPN型三極管和外接端子，所述外接端子與所述集成電路未加載有工作電位的一端相連，用于引入外部靜電；P型晶體管，柵極、源極用于加載工作電位，漏極與所述外接端子相連；NPN型三極管，發射極用于加載工作電位，集電極和基極與所述外接端子相連，因此所述P型晶體管處于打開狀態，經所述外接端子、P型晶體管和工作電位形成具有電位差的通路，釋放了所述反向電流，從而減小了反向電流對集成電路的影響。經所述外接端子進入的正向電流(正電荷)使所述NPN型三極管的基極電位升高，并且通常正向電流能夠使NPN型三極管的基極電位在短 時間內達到數千伏，遠大于工作電位，從而打開所述NPN型三極管，所述外接端子、NPN型三極管和工作電位形成具有電位差的通路，從而減小了正向電流對集成電路的影響。

附圖說明

圖1是現有技術一種LDMOS集成電路的靜電保護結構的示意圖；

圖2是本發明靜電保護結構一實施例的電路示意圖；

圖3是圖2所示靜電保護結構的結構示意圖。

具體實施方式

如背景技術所述，現有技術采用P型LDMOS晶體管作為LDMOS晶體管集成電路的靜電保護結構，能夠較好地釋放反向電流，但是難以釋放正向電流。

現有技術為了既能釋放反向電流，也能釋放正向電流，在LDMOS晶體管集成電路外側同時設置N型LDMOS晶體管和P型LDMOS晶體管，以P型LDMOS晶體管釋放反向電流，以N型LDMOS晶體管釋放正向電流，但是LDMOS晶體管由于采用橫向擴散的阱區，使得LDMOS晶體管占面積較大，同時設置N型LDMOS晶體管和P型LDMOS晶體管作為靜電保護結構，會大大增加靜電保護結構在集成電路中所占的面積。

為了解決所述技術問題，本發明提供一種靜電保護結構，用于對集成電路進行靜電保護，所述集成電路的一端加載有工作電位，包括：外接端子，與所述集成電路未加載有工作電位的一端相連，用于引入外部靜電；P型晶體管，柵極、源極用于加載工作電位，漏極與所述外接端子相連；NPN型三極管，發射極用于加載工作電位，集電極和基極與所述外接端子相連。

當從所述外接端子進入的外部靜電為反向電流(負電荷)時，所述P型晶體管處于打開狀態，經所述外接端子、P型晶體管和工作電位形成具有電位差的通路，釋放了所述反向電流，從而減小了反向電流對集成電路的影響。當從所述外接端子進入的外部靜電為正向電流(正電荷)時，經所述外接端子進入的正向電流(正電荷)使所述NPN型三極管的基極電位升高，并且通 常正向電流能夠使NPN型三極管的基極電位在短時間內達到數千伏，遠大于工作電位，從而打開所述NPN型三極管，所述外接端子、NPN型三極管和工作電位形成具有電位差的通路，從而減小了正向電流對集成電路的影響。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

參考圖2，示出了本發明的靜電保護結構一實施例的電路示意圖。本實施例中，所述靜電保護結構用于對集成電路21進行靜電保護，所述集成電路21的一端加載有工作電位Vdd，所述靜電保護結構包括：

P型晶體管、NPN型三極管12和外接端子20，在本實施例中，所述P型晶體管為P型LDMOS晶體管11。

所述外接端子20與所述集成電路21未加載有工作電位的一端相連，用于引入外部靜電。

所述P型LDMOS晶體管11的柵極110、源極111用于加載工作電位Vdd，漏極與所述外接端子20相連。

所述NPN型三極管12的發射極121用于加載工作電位Vdd，集電極122和基極120與所述外接端子20相連。

在本實施例中，所述集成電路21為LDMOS晶體管集成電路，包括大量LDMOS晶體管，但是本發明對集成電路21的類型不做限制。

當所述集成電路21處于高壓環境時，外界容易產生較大的靜電電流，這些靜電電流可以通過所述外接端子20引入靜電保護結構，被靜電保護結構釋放，從而使靜電電流基本不會從與所述靜電保護結構并聯的集成電路21中流過，有效保護了所述集成電路21。

具體地，所述P型LDMOS晶體管11的柵極110、源極111接入工作電位Vdd，在本實施例中，所述工作電位在0.9V-5V的范圍內，但是本發明對所述工作電位的大小不做限制。

所述P型LDMOS晶體管11的柵極110、源極111用于加載工作電位Vdd，漏極與所述外接端子20相連，因此所述P型LDMOS晶體管11處于打開狀 態，所述外接端子20、P型LDMOS晶體管11和工作電位Vdd形成具有電位差的通路。當反向電流(負電荷)自所述外接端子20進入集成電路時，所述反向電流通過所述外接端子20、P型LDMOS晶體管11和工作電位Vdd形成的通路釋放，從而減小了反向電流對集成電路的影響。

當正向電流(正電荷)自所述外接端子20進入集成電路時，經所述外接端子20進入的正向電流(正電荷)使所述NPN型三極管12的基極120電位升高，且通常靜電產生的正向電流能夠使NPN型三極管12的基極120電位在短時間內達到數千伏，遠大于工作電位Vdd，從而打開所述NPN型三極管120，所述外接端子20、NPN型三極管12和工作電位Vdd形成具有電位差的通路，釋放了所述正向電流，從而減小了正向電流對集成電路的影響。

因此，本實施例所述靜電保護結構能夠有效地釋放可能進入工作電路的正向電流和反向電流，以更好地保護工作電路。在本實施例中，可以在所述集成電路21外并聯多個所述靜電保護結構，以提高靜電保護的效果。

此外，在本實施例中，每個所述靜電保護結構包含一個NPN型三極管12和一個P型LDMOS晶體管11，由于NPN型三極管12占集成電路的面積遠小于LDMOS晶體管，因此，本實施例靜電保護結構占集成電路的面積小于現有技術中N型LDMOS晶體管和P型LDMOS晶體管組成的靜電保護結構，但是本發明對所述靜電保護結構中NPN型三極管12和P型LDMOS晶體管11的數量不做限制。

需要說明的是，在本實施例中，所述NPN型三極管12不需要單獨設計，可以采用現有技術中P型LDMOS晶體管11附近的輔助單元用作所述NPN型三極管12。

具體地，結合參考圖2和圖3，示出了本實施例靜電保護結構的結構示意圖。

本實施例靜電保護結構包括：

P型襯底100，在本實施例中，所述P型襯底100的材料為硅。在其他實施例中，所述P型襯底100還可以為體硅襯底、體鍺襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底等其他半導體襯底，或者包括至少一 層層間介質層的多層堆疊結構，所述P型襯底100內還可以形成有晶體管、二極管等半導體器件和金屬互連結構，本發明對此不作限制。

在本實施例中，所述P型LDMOS晶體管11形成于P型襯底100上，所述P型襯底100上形成有N型摻雜隔離層101，所述N型摻雜隔離層101上設有N型摻雜區102，所述P型LDMOS晶體管11的源極111、漏極112位于所述N型摻雜區102中，所述源極111、漏極112之間的N型摻雜區102用作所述P型LDMOS晶體管12的溝道。

所述漏極112與用作溝道的第一N型摻雜區102之間設有第一隔離結構119，所述漏極112和第一隔離結構119設置于一P型漂移區105中。

所述P型襯底100上還形成有N型重摻雜區131和P型重摻雜區132；所述N型重摻雜區131靠近所述P型LDMOS晶體管11的源極111且位于所述N型摻雜隔離層101上，所述N型重摻雜區131用于控制所述N型摻雜隔離層101的電位。

所述P型重摻雜區132位于N型重摻雜區101遠離所述P型LDMOS晶體管11的一側，所述P型重摻雜區132設置于未形成有N型摻雜隔離層101的P型襯底100上，所述P型重摻雜區132用于控制所述P型襯底100的電位。

所述P型LDMOS晶體管11還包括位于所述N型摻雜隔離層101上且包圍所述源極111的的第一N型輕摻雜區106。

所述第一N型輕摻雜區106中形成有位于所述源極111和N型重摻雜區132之間的N型控制極113；所述N型控制極113、所述源極111和所述N型重摻雜區通過隔離結構絕緣，所述N型控制極113上加載有所述工作電位Vdd，用于控制所述第一N型輕摻雜區106的電位。

結合參考圖2，在本實施例中，所述N型控制極113、P型襯底100和N型重摻雜區131構成圖2中所示的NPN型三極管12，所述N型控制極113用作所述NPN型三極管12的集電極122，所述P型襯底100用作所述NPN型三極管12的基極120，所述N型重摻雜區131用作所述NPN型三極管的發射極121。

本實施例靜電保護結構還包括：包圍所述N型重摻雜131區的第二N型輕摻雜區107、包圍所述第二N型輕摻雜區107的第三N型輕摻雜區103；包圍所述P型重摻雜區132的第一P型輕摻雜區108、包圍所述第一P型輕摻雜區108的 第二P型輕摻雜區104；以及位于所述N型摻雜隔離層101上的P形外延區109。所述第三N型輕摻雜區103位于所述N型摻雜隔離層101上，所述第二P型輕摻雜區104位于所述襯底100上。

繼續參考圖2，部分所述P形外延區109位于所述第三N型輕摻雜區103和第二N型輕摻雜區107之間，且所述P形外延區109與所述P型襯底100在所述N型摻雜隔離層102外側相連，也就是說，所述P型重摻雜區132通過P型輕摻雜區108和所述P形外延區109、P型襯底100相連，從而能夠控制所述P型襯底100的電位。所述N型重摻雜區131通過第二N型輕摻雜區107與所述N型摻雜隔離層101相連，從而能夠所述N型摻雜隔離層101的電位。

結合參考圖2、圖3，所述N型重摻雜區131與所述外接端子20電連接，所述N型控制極113與工作電位Vdd電連接，所述P型襯底100通過所述P型重摻雜區132與所述外接端子20電連接，所述N型重摻雜區131通過第二N型輕摻雜區107與所述N型摻雜隔離層101相連，所述N型控制極113通過所述第一N型輕摻雜區106與所述P形外延區109相連。

當正向電流(正電荷)自所述外接端子20進入集成電路21時，經所述外接端子20進入的正向電流(正電荷)通過所述P型重摻雜區132進入P型襯底100，使所述NPN型三極管12的基極120(P型襯底100)電位升高，從而打開所述NPN型三極管120，所述外接端子20、NPN型三極管12和工作電位Vdd形成具有電位差的通路，釋放了所述正向電流，從而減小了正向電流對集成電路的影響。

需要說明的是，在本實施例中，所述N型重摻雜區131通過金屬互連結構與所述外接端子20電連接，所述N型控制極113通過金屬互連結構與工作電位Vdd電連接，所述P型LDMOS晶體管11的柵極110、源極111通過金屬互連結構與工作電位Vdd電連接，所述漏極112通過金屬互連結構所述外接端子20電連接，所述P型重摻雜區132通過金屬互連結構與所述外接端子20電連接，本發明對所述上述金屬互連結構的具體結構不做限制，可以采取現有技術中任意一種金屬互連結構(例如金屬插塞)實現電連接。

還需要說明的是，在本實施例中，所述P型重摻雜區132用于控制所述P型 襯底100的電位，所述N型重摻雜區131用于控制所述N型摻雜隔離層101的電位。所述P型重摻雜區132和N型重摻雜區131均為現有技術中所述P型LDMOS晶體管11的輔助結構，通過調整金屬互連結構使得所述N型控制極113、P型襯底100和N型重摻雜區131構成NPN型三極管12，并使現有技術中的P型LDMOS晶體管11及其輔助結構形成本實施例的靜電保護結構。因此，相對于現有技術P型LDMOS晶體管的制作工藝，形成本實施例所述靜電保護結構的過程無需增加額外的光刻工藝，有效簡化了靜電保護結構的制作流程，提高了產能。

需要說明的是，在本實施例中，采用P型LDMOS晶體管11的輔助結構形成所述NPN型三極管12，而不需要單獨設計NPN型三極管12，因此本實施例靜電保護結構在集成電路中所占的面積較小。

但是本發明對此不作限制，還可以設置一單獨的NPN型三極管12(即NPN型三極管不是借助P型LDMOS晶體管的部件形成，而是與P型LDMOS晶體管相互獨立的器件)，與P型LDMOS晶體管構成靜電保護結構，用于釋放集成電路的正向電流和反向電流，更好地保護所述集成電路。

還需要說明的是，在本實施例中，由于所述集成電路21為LDMOS晶體管集成電路，包括大量LDMOS晶體管，所述集成電路21經常處于高壓環境，外界容易產生較大的靜電電流，本實施例靜電保護結構的P型LDMOS晶體管11能夠有效地釋放較大的靜電電流，從而更好地保護LDMOS晶體管集成電路，但是本發明對此不做限制，在其他實施例中，所述靜電保護結構中的P型晶體管還可以為其他類型的P型晶體管。

本發明還提供一種集成電路系統，包括：

集成電路；

本發明提供的所述靜電保護結構，用于對所述集成電路進行靜電保護。

具體地，在本實施例中，所述集成電路可以為LDMOS晶體管集成電路，所述靜電保護結構可以為上述實施例所述的靜電保護結構，但是本發明對集成電路的具體類型不做限制。

如上述實施例所述，本發明靜電保護結構包括P型晶體管、NPN型三極管和外接端子，當從所述外接端子進入的外部靜電為反向電流(負電荷)時， 所述P型晶體管處于打開狀態，經所述外接端子、P型晶體管和工作電位形成具有電位差的通路，釋放了所述反向電流，從而減小了反向電流對集成電路的影響。當從所述外接端子進入的外部靜電為正向電流(正電荷)時，經所述外接端子進入的正向電流(正電荷)使所述NPN型三極管的基極電位升高，并且通常正向電流能夠使NPN型三極管的基極電位在短時間內達到數千伏，遠大于工作電位，從而打開所述NPN型三極管，所述外接端子、NPN型三極管和工作電位形成具有電位差的通路，從而減小了正向電流對集成電路的影響。

綜上，本發明集成電路系統中的靜電保護結構能夠有效地釋放可能進入集成電路的正向電流和反向電流，以更好地保護集成電路，因此本發明集成電路系統的性能比較穩定、可靠性較高。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。