一種1um工藝的反熔絲FPGA芯片ESD電路版圖設計與優化的制作方法

本發明屬于集成電路領域，由于靜電放電問題已經成為一個影響芯片可靠性的相當嚴重的問題，而ESD的發生又有很大的隨機性和偶然性，因此如何選擇ESD保護器件，設計ESD保護電路提高整體ESD魯棒性，增強IC芯片的ESD承受能力成為IC可靠性設計的研究重點。這里給出了一款FPGA芯片設計高性能全方位保護的ESD防護網絡，結合1umCMOS工藝以及該芯片的特點，針對IO以及多電源的情況設計了有針對性的ESD保護電路。

背景技術：

在集成電路領域，靜電放電問題已經成為了一個影響芯片可靠性的相當嚴重的問題。當一塊芯片發生ESD事件時，外部環境以及芯片內部積累的大量靜態電荷能瞬間通過芯片的引腳流過芯片內部，這個瞬態電流的峰值能達到幾安培以上，如此大的瞬態電流足以導致PN結擊穿、金屬熔斷、柵氧化層擊穿等對芯片造成永久性的損害。這些數據說明降低ESD失效可以給半導體行業的良品率帶來很大的上升空間。

而ESD保護器件要在大電流高電壓環境下工作，隨之而來寄生效應和熱效應會對電路的性能造成很大影響，這對版圖布局提出了較高要求。本文通過研究發現，通過適當的版圖優化可以降低寄生效應和熱效應的不利影響，提升ESD保護電路的性能，并針對NMOS ESD保護電路提出了相應的版圖優化方法和適宜的版圖參數。

柵接地NMOS(gate grounded NMOS，GGNMOS)是目前廣泛應用于IO端口的ESD保護結構，它具有工藝兼容性好、保護特性良好的特點。當PAD端聚集大量的負電荷時，通過漏端D與P-sub之間的PN結，電荷通過襯底B泄放到GND。當PAD端聚集正電荷時，利用的是寄生的三極管。當一個正向的ESD脈沖作用于MOS管的漏端D時，漏端D與襯底B之間的寄生二極管D1在持續反向電壓的作用下，發生雪崩擊穿，此時由于發生雪崩倍增效應會產生大量的電子空穴對。當雪崩擊穿產生的空穴電流I-sub從漏端D通過襯底P-sub流向地時，因為橫向寄生襯底電阻R-sub的存在，會使襯底局部電勢Vr上升，隨著Vr的上升，源襯(SB)之間的壓差會使源襯結，即寄生NPN管的發射極導通，最終觸發橫向的NPN晶體管導通。

技術實現要素：

本發明基于一種1umCMOS工藝的芯片的全電路ESD防護網絡，對其中ESD保護電路的版圖進行設計以及優化。

本發明鑒于上述情況，針對這款芯片的自身特點，設計全電路ESD防護網絡，對全電路ESD作了版圖設計，并著重對其中的GGNMOS、金屬走線、二極管進行了版圖設計以及優化設計。

附圖說明

為了更清楚地說明本發明中ESD保護電路主要模塊版圖的設計與優化方案，下面將對上述描述中所涉及到的一些版圖以及原理圖使用附圖作簡單地介紹。顯而易見地，下面描述中的附圖是本發明的一些ESD保護電路版圖設計以及優化的設計方案。

圖1為本發明全芯片ESD防護架構設計方案。

圖2為本發明BSGDGSGDGSB器件的版圖設計方案和橫截圖面積示意圖。

圖3為本發明BSGDGSBSGDGSB器件的版圖設計方案和橫截圖面積示意圖。

圖4為本發明金屬線兩種拐角處理方式的比較示意圖。

圖5為本發明器件的兩種金屬連線的設計方案。

圖6為本發明P+/N-well二極管的版圖設計方案。

圖7為本發明二極管串的連線設計方案。

具體實施方式

為使本發明的技術特點以及所做的工作更加清楚，下面將結合本發明的附圖，對本發明在實施過程中的技術方案進行清楚、完整地描述，顯然，所描述的設計是本發明一部分設計，而不是全部的設計。基于本發明中的設計，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他的設計，都屬于本發明保護的范圍。

圖1為本發明全芯片的ESD防護電路設計方案。如圖1所示，此款芯片有多組不同的電源域，將IO的供電電源VDDI作為電源ESD總線，IO的地線GNDI作為地線的總線。其他的電源組與ESD總線之間都有雙向的二極管作為連接，當有ESD信號出現在FPGA芯片的引腳中時，全芯片的ESD保護電路會把ESD電流引導到ESD總線上進行泄放，因此，總線選用較寬的最上層金屬走線，能夠承受的電流較多，ESD電流從ESD總線上泄放能提高芯片的可靠性。

圖2為本發明BSGDGSGDGSB器件的版圖設計方案和橫截圖面積示意圖。如圖2所示，該設計為常規的多叉指GGNMOS結構，中間的兩個叉指由于比外面的兩個叉指距離襯底接觸孔的距離要大，所以中間的兩個寄生雙極管的襯底電阻要大于外面的兩個。在ESD脈沖發生時，中間的兩個雙極型晶體管就會先導通，存在不均勻導通性。

圖3為本發明BSGDGSBSGDGSB器件的版圖設計方案和橫截圖面積示意圖。如圖3所示，該設計是在圖2設計的基礎上做了改進，在器件中間的源極區增加了一個額外的保護環，附加的保護環平衡了4個叉指間的寄生襯底電阻，在發生ESD事件時，使4個雙極型晶體管幾乎同時被觸發，改善了多叉指結構的不均勻導通性。

圖4為本發明金屬線兩種拐角處理方式的比較示意圖。如圖4所示，左右兩圖是金屬線兩種拐角常用的處理方式，左圖是傳統的直角拐角，這種設計的拐角，電流幾乎不會流過其金屬線拐角外側陰影部分，而實際流過的路徑只有其一半左右，所以電流會聚集在拐角的內側，這種設計在大電流下特別容易發生使金屬線熔斷，右圖針對這兩種情況對拐角做了改進設計，這就使得金屬線中流過的電流更加勻稱。

圖5為本發明器件的兩種金屬連線的設計方案。如圖5所示，左圖為逆方向平行走線，從圖中可以看出電流的流入端和流出端都在器件的同一側，從電流方向上說即輸入電流與輸出電流方向相反。這種走線方式的缺陷是顯而易見的：電流的流進和流出都集中在了器件右側，器件的左半部分變成了透明，對電流的路徑沒有貢獻。這樣器件的右側就會因為承受的電流壓力過大而發生損壞。右圖對左圖稍作了優化，將流入電流和流出電流的方向做了統一，這種走線方式叫做平行走線。

圖6為本發明P+/N-well二極管的版圖設計方案。如圖6所示，該版圖設計，通過環繞P+陽極的拐角使用45度代替90度；通過減少N+陰極接觸孔的密度、將P+陽極末端的接觸孔從邊緣處去除、增加P+陽極與N+陰極之間的距離三個措施來增加拐角處二極管的串聯電阻；通過增加二極管的總周長來減少總電流密度，以上的設計方案都可以降低三維效應。

圖7為本發明二極管串的連線設計方案。如圖7所示，此芯片采用的二極管串連接方式為：垂直布線方式。針對此芯片的特點，該連接方式可以均勻分散電流分布，避免電流聚集，還能降低串聯電阻。

最后應說明的是：以上設計方案僅用以說明本發明的技術方案，而非對其限制；盡管參照前述設計對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各設計方案所記載的技術方案進行修改，或者對 其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各設計技術方案的精神和范圍。