存儲器及其制作方法與流程

本發明是有關于一種非易失性存儲器(Non-Volatile Memory，NVM)元件及其制作方法。特別是有關于一種垂直通道存儲器元件及其制作方法。

背景技術：

非易失性存儲器元件具有存入元件中的數據不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存數據的存儲器元件之一。閃存是一種典型的非易失性存儲器元件。閃存元件的存儲單元包括電荷儲存結構，例如浮置柵(floating gate)或電荷捕捉介電層(dielectric charge trapping layer)，其是通過控制儲存在電荷儲存結構中的電荷數量，來將數據儲存于閃存元件的存儲單元中。被儲存電荷的數量對閃存元件中的存儲單元設定了一個閾值電壓(threshold voltage)，與被儲存數據的數值產生關連。

與采用浮置柵結構的閃存元件相比，采用電荷捕捉介電層，例如硅-硅氧化物-氮化硅-硅氧化物-硅(Silicon Oxide Nitric Oxide Silicon，SONOS)結構，的閃存元件，具有良好數據保存、低電壓操作、厚度薄且適合嵌入式(embedded)設計等優點。因此目前多采用具有電荷捕捉介電層結構的存儲單元來作為構建垂直通道立體閃存元件的主要單元。然而，由于儲存在電荷捕捉介電層中的電荷分部不均，容易因隅角效應(edge and corner effect)而影響閃存元件寫入/擦除操作的可靠度。此一缺點也隨著元件關鍵尺寸的縮小，越顯嚴重。

另外，已知技術制作垂直通道閃存元件的方法，一般是先以多個絕緣層和多晶硅層交錯疊層來形成多層疊層結構(multilayers stack)，再于多層疊層結構中形成貫穿開口，并于依序在貫穿開口的側壁上毯覆硅-硅氧化物-氮化硅-硅氧化物-硅存儲層以及多晶硅通道層，藉以在存儲層、通道層以及多晶硅層的重疊處定義出多個存儲單元。

然而，由于絕緣層和多晶硅層二者的材料特性差異相當大，因此以刻蝕工藝所形成的貫穿開口，常具有上寬下窄的刻蝕輪廓(etching profile)，且刻深度不足，不僅大幅降低后續工藝的工藝裕度(process window)，也限制了存儲器元件的整體存儲器密度。

因此，有需要提供一種先進的存儲器元件及其制作方法，來解決已知技術所面臨的問題。

技術實現要素：

本發明的一個面向是有關于一種存儲器元件，包括第一絕緣層、第二絕緣層、隔離層、浮置柵電極(floating gate electrode)、控制柵電極、通道層以及隧穿氧化層(tunneling oxide layer)。第二絕緣層鄰接第一絕緣層，且實質與第一絕緣層平行，并與第一絕緣層定義出層間空間(interlayer space)。隔離層位于層間空間之中，并且與第一絕緣層夾一個非平角，而將層間空間區隔離成第一凹室和第二凹室。浮置柵電極位于第一凹室之中。控制柵電極位于第二凹室之中。通道層位于第一凹室的開口外側，且與第一絕緣層和第二絕緣層夾一個非平角。隧穿氧化層位于通道層和浮置柵電極之間。

本發明的一個面向是有關于一種存儲器元件的制作方法。此一制作方法包括下述步驟：首先，提供具有多個絕緣層和多個犧牲層相互疊層的多層疊層結構。然后，形成至少一個貫穿多層疊層結構的第一貫穿開口，將緣層和犧牲層部分暴露于外。之后，進行回蝕工藝以通過第一貫穿開口移除一部分犧牲層，以通過剩余的犧牲層以及絕緣層來定義出多個第一凹室。再氧化每一個剩余犧牲層暴露于外的一部分，藉以在每一個第一凹室中形成隔離層。后續，形成多個浮置柵電極，分別填充每一個第一凹室。形成隧穿氧化層，覆蓋于經由第一貫穿開口暴露于外的部分絕緣層和浮置柵電極上；并于隧穿氧化層上形成通道層。之后，形成至少一個第二貫穿開口，貫穿多層疊層結構，使絕緣層和犧牲層部分地暴露于外。移除剩余的犧牲層，并將一部分的隔離層暴露于外，藉以在絕緣層和隔離層之間定義出多個第二凹室。形成多個控制柵電極，分別填充每一個第二凹室。

根據上述實施例，本發明是在提供一種存儲器元件及其制作方法。此一存儲器元件的制作方法，是先提供由交錯疊層的犧牲層和絕緣層所構成 的多層疊層結構。再于多層疊層結構中形成至少一個第一貫穿開口，并通過第一貫穿開口移除一部分的犧牲層，進而在相鄰兩個絕緣層中定義出多個第一凹室。之后，氧化被第一凹室所暴露出來的犧牲層，藉以在第一凹室形成多個隔離層，并與絕緣層夾有非平角。然后，形成浮置柵電極填充第一凹室中。再于第一貫穿開口的側壁上依序形成隧穿氧化層和通道層，以覆蓋浮置柵電極。再于多層疊層結構中形成至少一個第二貫穿開口，并通過第二貫穿開口移除剩余的犧牲層，進而在相鄰兩個絕緣層中定義出多個第二凹室，將隔離層遠離浮置柵電極的一側暴露出來。后續，形成多個控制柵電極來填充這些第二凹室。使位于兩相鄰絕緣層之間的每一個控制柵電極、隔離層和浮置柵可形成一個浮柵結構，并且在與隧穿氧化層和通道層重疊的位置定義出多個浮柵存儲單元(floating gate cells)。

由于浮置柵極結構的設置，可改善已知因隅角效應所衍生的問題，增進存儲器元件寫入/擦除操作的可靠度。加上，用來作為浮柵結構的柵間層(Inter-Poly Dielectric layer，IPD layer)的隔離層是通過氧化犧牲層所形成，厚度相當薄，具有提高存儲器元的柵極耦合率(Gate Couple Ratio，GCR)的效果。另外，由于制作存儲器元件的方法是采用絕緣層和犧牲層來形成多層疊層結構。其中，絕緣層和犧牲層皆是由刻蝕選擇比較小的絕緣材質所構成，在刻蝕多層疊層結構以形成貫穿開口的步驟中，可以得到較佳的刻蝕輪廓與較大的刻蝕深度，可大幅提升后續工藝的工藝裕度，進而增進存儲器元件的存儲器密度。換言之，與已知采用電荷捕捉介電層(例如，SONOS柵間層)的存儲器元件相比，采用本發明的實施例所述的方法所制作的存儲器元件，可以在不增加存儲單元的尺寸的前提下，達到較已知存儲器元件更好的工作效能。

附圖說明

為了對本發明的上述實施例及其他目的、特征和優點能更明顯易懂，特舉數個較佳實施例，并配合所附圖式，作詳細說明如下：

圖1A至圖1L是根據本發明的一實施例所繪示的一系列制作存儲器元件的工藝結構剖面示意圖；

圖2是根據本發明的一實施例繪示形成于多層疊層結構中的多個第二 貫穿開口的結構剖面示意圖；

圖3是根據圖1L所繪示的存儲器元件的局部結構剖面放大圖；

圖4A1是根據本發明的另一實施例繪示在多層疊層結構上形成保護層之后的工藝結構俯視圖；

圖4A2是沿著圖4A1中的切線A-A所繪示的結構剖面示意圖；

圖4B1是繪示在4A1圖所繪示的結構上形成第二貫穿開口之后的結構俯視圖；

圖4B2是沿著圖4B1中的切線A-A所繪示的結構剖面示意圖；

圖4B3是沿著圖4B1中的切線B-B所繪示的結構剖面示意圖；

圖4C1是繪示在移除4B1圖中的剩余犧牲層之后的結構俯視圖；

圖4C2是沿著圖4C1中的切線A-A所繪示的結構剖面示意圖；

圖4C3是沿著圖4C1中的切線B-B所繪示的結構剖面示意圖；

圖4D1是繪示在4C1圖所繪示的結構上形成柵介電層、勢壘層和金屬層之后的結構俯視圖；

圖4D2是沿著圖4D1中的切線A-A所繪示的結構剖面示意圖；

圖4D3是沿著圖4D1中的切線B-B所繪示的結構剖面示意圖；

圖4E1是繪示在4D1圖所繪示的結構上進行金屬回蝕工藝之后的結構俯視圖；

圖4E2是沿著圖4E1中的切線A-A所繪示的結構剖面示意圖；

圖4E3是沿著圖4E1中的切線B-B所繪示的結構剖面示意圖；

圖4F1是繪示在4E1圖的第一貫穿孔中填充絕緣材料之后的結構俯視圖；

圖4F2是沿著圖4F1中的切線A-A所繪示的結構剖面示意圖；

圖4F3是沿著圖4F1中的切線B-B所繪示的結構剖面示意圖；

圖4G1是繪示在4F1圖所繪示的結構上形成位線之后的結構俯視圖；

圖4G2是沿著圖4G1中的切線A-A所繪示的結構剖面示意圖；

圖4G3是沿著圖4G1中的切線B-B所繪示的結構剖面示意圖；以及

圖5A至圖5L是根據本發明的再一實施例所繪示的一系列制作存儲器元件的工藝結構剖面示意圖。

【符號說明】

100：存儲器元件 101：基材

103：隔離層 103a：硅氧化物層

104：第一凹室 104a：第一凹室的開口外側

105：第一襯里層 106：浮置柵電極

107：隧穿氧化層 108：通道層

109：絕緣材料 110：多層疊層結構

111-116：犧牲層 121-127：絕緣層

110a、110b：第一貫穿開口 131：焊墊

132：保護層 133：第二貫穿開口

134：第二凹室 135：控制柵電極

135a：金屬層 135b：勢壘層

136：第二襯里層 137：柵介電層

138：介電層 139：金屬插塞

140：浮柵存儲單元 400：存儲器元件

409：絕緣材料 410a、410b：第一貫穿開口

432：位線 433：第二貫穿開口

434：層間介電層 435：內聯機

500：存儲器元件 501：底部絕緣層

501a：凹室 502：半導體覆蓋層

503：硅氧化物層 508：通道層

509：絕緣材料 510：多層疊層結構

510a、510b：第一貫穿開口 531：焊墊接觸層

θ1：非平角 θ2：非平角

A-A：切線 B-B：切線

具體實施方式

本發明是提供一種半導體元件及其制作方法，可改善已知存儲器元件因隅角效應而影響寫入/擦除操作的可靠度的問題。為了對本發明的上述實施例及其他目的、特征和優點能更明顯易懂，下文特舉一具有存儲器單元、邏輯單元和高壓單元的嵌入式存儲器元件及其制作方法作為較佳實施例， 并配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，并非用以限定本發明。本發明仍可采用其他特征、元件、方法及參數來加以實施。較佳實施例的提出，僅是用以例示本發明的技術特征，并非用以限定本發明的申請專利范圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神范圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照圖1A至圖1L，圖1A至圖1L是根據本發明的一實施例所繪示的一系列制作存儲器元件100的工藝結構剖面示意圖。在本實施例之中，存儲器元件100是一種具有垂直通道的NAND閃存元件。制作存儲器元件100的方法包括下述步驟：

首先，提供一多層疊層結構110。在本發明的一些實施例中，多層疊層結構110包括形成于基材101上的多個犧牲層111-116以及多個絕緣層121-127。其中，基材101可以是一半導體層。例如在本發明的一些實施例中，基材101是由p型多晶硅所構成，可用來做為存儲器元件100的底部共享源極層。絕緣層121-127與犧牲層111-116是相互平行，并且沿著Z軸方向彼此交錯疊層在于基材101上。在本實施例之中，絕緣層121位于多層疊層結構110的最底層，而絕緣層127位于多層疊層結構110的頂層(如圖1A所繪示)。

犧牲層111-116可以由含硅氮化物(nitride compounds)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意組合，所構成。在本實施例中，犧牲層111-116是由氮化硅所構成。絕緣層121-127可以由與介電材料，例如硅氧化物(silicon oxide)、氮化硅、氮氧化硅、硅酸鹽(silicate)或上述的任一組合，所構成。但值得注意的是，在本發明的實施例中，構成絕緣層121-127的材料與構成犧牲層111-116不會相同。在本發明的一些實施例中，犧牲層111-116和絕緣層121-127可通過，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)工藝，制作而成。

接著，對多層疊層結構110進行刻蝕工藝，以形成多個第一貫穿開口110a和110b，藉以將一部分基材101暴露于外(如圖1B所繪示)。在本發 明的一些實施例中，形成貫穿開口110a和110b的刻蝕工藝，包括以圖案化硬掩模層(未繪示)為刻蝕掩模，通過非等向刻蝕工藝(anisotropic etching process)，例如反應離子刻蝕(Reactive Ion Etching，RIE)工藝，對多層疊層結構110進行刻蝕。藉以在多層疊層結構110之中形成沿著Z軸方向向下延伸，且截面形狀實質為圓形的貫穿孔(以下簡稱貫穿孔110a和110b)，將一部分基材101暴露出來。而由于貫穿孔110a和110b的側壁，是由絕緣層121-127和犧牲層111-116的側壁所定義而成。換句話說，經由于貫穿孔110a和110b可以將每一個絕緣層121-127和每一個犧牲層111-116部分地暴露于外。

由于本發明的實施例所采用的多層疊層結構110中，絕緣層121-127和犧牲層111-116皆是由絕緣材質所構成。因此，在進行多層疊層結構110的刻蝕工藝時，可選擇具有刻蝕選擇比較接小的刻蝕劑進行刻蝕，來得到較佳的刻蝕輪廓與較大的刻蝕深度，以提升后續工藝的工藝裕度，進而增進存儲器元件100的存儲器密度。

之后，進行一回蝕工藝來移除一部分的犧牲層111-116藉以在兩相鄰絕緣層的層間空間中定義出多個第一凹室104。換句話說，每一個第一凹室104是通過相鄰的兩個絕緣層121-127，以及位于兩相鄰絕緣層之間的一個剩余犧牲層111-116來加以定義。在本實施例之中，回蝕工藝是采用磷酸(H₃PO₄)溶液的濕法刻蝕工藝，來移除位于兩個相鄰的絕緣層121-127之間，經由貫穿孔暴110a和110b露于外的一部分犧牲層111-116。又由于貫穿孔110a和110b具有圓形截面，因此通過濕法刻蝕工藝所形成的第一凹室104是一環形凹室(如圖1C所繪示)。

再進行氧化工藝，將每一個犧牲層111-116被第一凹室104暴露于外的部分加以氧化，以形成隔離層103。換句話說，即是在第一凹室104的縱向側壁上形成隔離層103，使隔離層103與相鄰絕緣層121-127之間夾有，例如90°，的非平角θ1(如圖1D所繪示)。在本實施例之中，氧化犧牲層111-116的步驟包括原位蒸氣產生(In-Situ Steam Generation，ISSG)氧化工藝，可將材質為氮化硅的一部分犧牲層111-116氧化成材質實質為硅氧化物的環狀隔離層103。

在本發明的一些實施例之中，隔離層103可以同時具有氮化硅和硅氧 化物。隔離層103的厚度實質介于30埃(angstrom，)至100埃之間。較佳為50埃。由于氮化硅和多晶系的氧化速率比值約為0.75∶1。因此，當氧化工藝在位于第一凹室104的側壁上形成厚度約為70埃的隔離層103的同時，也會在基材101被貫穿孔110a和110b暴露出來的表面，形成厚度約93埃的硅氧化物層103a。

后續，形成多個浮置柵電極106分別填充每一個第一凹室104(如圖1F所繪示)。浮置柵電極106的形成方式包括下述步驟：首先，進行沉積工藝，例如低壓化學氣相沉積工藝，在多層疊層結構110上沉積導電材質(未繪示)并填充貫穿孔110a和110b和第一凹室104。再通過回蝕工藝移除位于多層疊層結構110上方以及位于貫穿孔110a和110b之中的一部分導電材質，只保留位于第一凹室104中的一部分導電材質，以形成實質為環狀的浮置柵電極106。在本發明的一些實施例中，浮置柵電極106的導電材質可以是多晶硅或基屬硅化物，也可以是金屬，例如鋁(Al)、銅(Cu)、金(Au)、銀(Ag)、鉑金(Pt)或上述的合金。

而為了維持多層疊層結構110的結構可靠度，在形成浮置柵電極106之前，可選擇性地進行一個氮化工藝，例如等離子體氮化(plasma nitridation)工藝，形成第一襯里層(lining layer)105覆蓋在絕緣層121-127經由貫穿孔110a和110b和第一凹室104暴露于外的部分上，并且覆蓋隔離層103經由第一凹室104暴露于外的側壁上。在本發明的一些實施例中，等離子體氮化工藝是在將前述的部分絕緣層121-127隔離層103中的硅氧化物轉換成氮化硅。而值得注意的是，第一襯里層105的形成，也可以通過在前述的部分絕緣層121-127和隔離層103上沉積5埃至20埃之間的氮化硅材質來加以實現。不過，第一襯里層105的形成仍以采用等離子體氮化工藝為較佳。在本實施例中，第一襯里層105是氮化硅層，厚度實質介于5埃至20埃之間，較佳為10埃。位于第一凹室104中的一部分第一襯里層105，與對應的絕緣層121-127和隔離層103直接接觸(如圖1E所繪示)。

在形成浮置柵電極106之后，可以通過沉積工藝形成隧穿氧化層107，使其毯覆于多層疊層結構110以及貫穿孔110a和110b的側壁及底部。在本實施例之中，隧穿氧化層107與絕緣層121-127和浮置柵電極106經由貫穿孔110a和110b暴露于外的部分共形。換言之，毯覆于貫穿孔110a 和110b的側壁上的一部分隧穿氧化層107，是位于第一凹室104的開口外側104a，且與絕緣層121-127夾一個，例如90°，的非平角θ2(如圖1G所繪示)。另外，在本發明的另一實施例中，隧穿氧化層107也可以通過氧化工藝，直接氧化經由貫穿孔110a和110b暴露于外的一部分浮置柵電極106，使隧穿氧化層107僅形成于第一凹室104的開口外側104a。

之后，通過刻蝕工藝移除位于基材101上被貫穿孔110a和110b暴露出來的一部分隧穿氧化層107以及位于該部分隧穿氧化層107下方的一部分硅氧化物層103a，藉以將一部分基材101經由貫穿孔110a和110b暴露于外(如圖1H所繪示)。

然后，形成通道層108，使其共形地(conformal)毯覆于隧穿氧化層107的表面以及經由貫穿孔110a和110b暴露于外的基材101上。詳言之，一部分的隧穿氧化層107會位于通道層108和浮置柵電極106之間，且該部分的隧穿氧化層107將通道層108和浮置柵電極106電性隔離。形成通道層108之后，以絕緣材料109，例如二氧化硅，填充貫穿孔110a和110b，并在貫穿孔110a和110b中形成至少一空器間隙(air gap)130。在回蝕絕緣材料109之后，于絕緣材料109上方形成與通道層108電性接觸的焊墊131，并且形成保護層132來覆蓋多層疊層結構110以及焊墊131(如圖1I所繪示)。

在本發明的一實施例中，通道層108是由半導體材料，例如硅、鍺、鎵或其他摻雜或無摻雜的半導體材質，所構成。在本實施例中，通道層108是由無摻雜的多晶硅所構成。保護層132包括硅氧化物。由于通道層108與隧穿氧化層107共形，且隧穿氧化層107是毯覆于具有圓形截面的貫穿孔110a和110b的側壁上，并位于第一凹室104的開口外側104a。因此，通道層108和隧穿氧化層107是實質被環狀的隔離層103和浮置柵電極106所環繞。且通道層108與經由貫穿孔110a和110b暴露于外的一部分基材101電性接觸。

接著，進行另一個刻蝕工藝，在多層疊層結構110中形成至少一個貫穿多層疊層結構110的第二貫穿開口133，并將絕緣層121-127和犧牲層111-116部分地暴露于外(如圖1J所繪示)。在本發明的一些實施例中，第二貫穿開口133是由多層疊層結構110的頂面沿著Z軸方向向下延伸，并 將一部分基材101暴露出來。其中，第二貫穿開口133可以是一種溝道結構。例如，請參照圖2，圖2是根據本發明的一實施例繪示形成于多層疊層結構110中的多個第二貫穿開口133的結構剖面示意圖。在本實施例中，第二貫穿開口133是沿著Y方向延伸的溝道(以下簡稱溝道133)，且溝道133并未與貫穿孔110a和110b重疊，而設置于兩個或多個貫穿孔110a和110b之間。但溝道133的結構并不以此為限，在一些實施例中，溝道133可以根據存儲器元件100的不同設計而加以變化。

再采用磷酸(H₃PO₄)溶液通過溝道133將剩余的犧牲層111-116與移除，分別在兩相鄰的兩個絕緣層121-127之間定義出多個第二凹室134，并將遠離浮置柵電極106的一部分隔離層103暴露于外。在本實施例之中，每一個隔離層103位于兩相鄰的兩個絕緣層121-127之間的一層間空間之中，并將層間空間分隔成一個第一凹室104和一個第二凹室134。換句話說，每一個隔離層103位于一個第一凹室104和一個第二凹室134之間，且對應的第一凹室104和應的第二凹室134分別位于對應的隔離層103的相反兩側(如圖1K所繪示)。

之后，再形成多個控制柵電極135分別填充每一個第二凹室134。在本發明的一些實施例之中，控制柵電極135可以是由多晶硅、金屬或其他導電材質所構成。在本實施例之中，形成多個控制柵電極135之前還包括在每一個隔離層103經由第二凹室134暴露出來的部分上形成柵介電層137。其中，控制柵電極135的方法包括下述步驟：

首先，通過沉積工藝，例如低壓化學氣相沉積工藝，形成一個由高介電系數(high-k)介電材料，例如氧化鋡(HfO₂)、氧化鋁(AlO_x)或其組合，所構成的柵介電層137，毯覆于保護層132以及經由貫穿孔133和第二凹室134暴露于外的一部分絕緣層121-127和隔離層103的表面上。在本實施例中，隔離層103的厚度實質介于1納米(nm)至20納米之間，較佳為5納米。

再以另一沉積工藝，于柵介電層137上依序沉積一勢壘層135b，例如氮化鈦層，以及一金屬層135a，藉以填充溝道133和第二凹室134。之后，再進行一金屬回蝕工藝，移除位于保護層132上方以及溝道133之中的一部分金屬層135a、勢壘層135b和柵介電層137，僅于留下位于第二凹室 134中的一部分金屬層135a、勢壘層135b和柵介電層137。后續，于溝道133中形成介電層138和金屬插塞139，使金屬插塞139與基材101電性接觸，并通過介電層138使金屬插塞139與控制柵電極135電性隔離。再經由一連串后段工藝(未繪示)完成存儲器元件100的制備(如圖1L所繪示)。

相同的，為了維持多層疊層結構110的結構可靠度，在形成控制柵電極135之前。可選擇性地進行另一個氮化工藝，形成第二襯里層136覆蓋在絕緣層121-127經由溝道133和第二凹室134暴露于外的部分上，并且覆蓋于經由每一個第二凹室134暴露于外的一部分隔離層103上。在本發明的一些實施例中，等離子體氮化工藝是在將前述的部分絕緣層121-127隔離層103中的硅氧化物轉換成氮化硅。而值得注意的是，第二襯里層136的形成，也可以通過在前述的部分絕緣層121-127和隔離層103上沉積5埃至20埃之間的氮化硅材質來加以實現。不過，第二襯里層136的形成仍以采用等離子體氮化工藝為較佳。在本實施例中，第二襯里層136是氮化硅層，厚度實質介于5埃至20埃之間，較佳為10埃。且位于每一第二凹室134中的一部分第二襯里層136，與對應的絕緣層121-127和隔離層103直接接觸(如圖1K所繪示)

請參照圖3，圖3是根據圖1L所繪示的存儲器元件100的局部結構剖面放大圖。其中，存儲器元件100，包括多個絕緣層121-127、多個隔離層103、多個浮置柵電極106、多個控制柵電極134、至少一個通道層108以及至少一個隧穿氧化層107。每一個隔離層103位于相鄰兩個絕緣層121-127所定義出來的一個層間空間102之中，并且與相鄰兩個絕緣層121-127夾一個非平角θ1，而將層間空間102區隔離成第一凹室104和第二凹室134。每一個浮置柵電極106位于相對應的第一凹室104之中。每一個控制柵電極135位于相對應的第二凹室134之中。通道層108和隧穿氧化層107位于相對應的第一凹室104的開口外側104a，且與絕緣層121-127夾一個非平角θ2。隧穿氧化層107位于通道層108和相對應的浮置柵電極106之間，并將通道層108和相對應的浮置柵電極106電性隔離。藉此，每一個對應的控制柵電極134、隔離層103和浮置柵106可形成一個浮柵結構，并且在與隧穿氧化層107和通道層108重疊的位置定義出多個浮柵存儲單元140。

另外，存儲器元件100還括第一襯里層105、多個柵介電層137和第二襯里層136。第一襯里層105毯覆于每一個第一凹室104的側壁上，且位于浮置柵電極106與隔離層103之間。第二襯里層136毯覆于每一個第二凹室134的側壁上，且位于浮置柵電極106與控制柵電極134之間。柵介電層137位于第二凹室134之中，并且位于控制柵電極135與第二襯里層136之間。

在本實施例之中，由第一襯里層105、隔離層103第二襯里層136以與門介電層137所構成的柵間層，其厚度實質可為12納米，且控制柵電極135與浮置柵電極106之間的柵極耦合率(Gate Couple Ratio，GCR)約為0.54到6之間，具有與已知采用SONOS柵間層的存儲元件相比相同甚至更佳的工作效能。同時，通過浮置柵電極106的設置，可改善存儲器元件100因隅角效應而影響閃存元件寫入/擦除操作可靠度的問題。

值得注意的是，雖然前述實施例中第一貫穿開口和第二貫穿開口分別以貫穿孔110a和110b以及溝槽113來加以實施，但在本發明的一些實施例之中，第一貫穿開口和第二貫穿開口的形式并不以此為限。例如請參照圖4A1和圖4A2，圖4A1是根據本發明的另一實施例繪示在多層疊層結構110上形成保護層132之后的工藝結構俯視圖。圖4A2是沿著圖4A1中的切線A-A所繪示的結構剖面示意圖。

其中，圖4A1和圖4A2所繪示的結構與圖2和圖1I所繪示的結構類似，差別僅在于第一貫穿開口的形式有所不同。在本實施例之中，第一貫穿開口410a和410b以是一種溝槽，并非如圖2所繪示為貫穿孔110a和110b；第二貫穿開口433以是一種貫穿孔，并非如圖2所繪示為溝槽。由于制作存儲器元件400的方法除了第一貫穿開口的形狀不同之外，其余工藝步驟及材料皆與制作存儲器元件100的方法似，故形成保護層132之前的步驟并不在此贅述。相似的元件將以相同的元件符號來表示。

本實施例之中，用來形成浮置柵極106的第一貫穿開口410a和410b是一種延著Y方向橫向延伸，并且沿著Z方向延伸，而縱向穿過多層疊層結構110的溝槽(以下簡稱溝槽410a和410b)。另外，與圖1J不同之處還有用來填充第一貫穿開口(溝槽410a和410b)的絕緣材料409是一種旋涂式介電材料(Spin-On-Dielectric，SOD)，其較佳必須完全填充溝槽410a和 410b，而不能在第一貫穿開口(溝槽410a和410b)中形成至少一空器間隙。

在形成保護層132之后，進行另一個刻蝕工藝，在多層疊層結構110中形成多個貫穿多層疊層結構110的第二貫穿開口433，并將絕緣層121-127和犧牲層111-116部分地暴露于外。請參照4B1圖、圖4B2和圖4B3。4B1圖是繪示在4A1圖所繪示的結構上形成第二貫穿開口433之后的結構俯視圖。圖4B2是沿著圖4B1中的切線A-A所繪示的結構剖面示意圖。圖4B3是沿著圖4B1中的切線B-B所繪示的結構剖面示意圖。

在本實施例中，第二貫穿開口433是具有圓形截面的貫穿孔(以下簡稱貫穿孔433)，沿著Z軸方向向下延伸，貫穿多層疊層結構110，并將一部分基材101暴露出來的。貫穿孔433并未與相鄰第一貫穿開口(溝道410a和410b)重疊，而是沿著X軸方向與相鄰的溝道410a和410b交錯排列。在本發明的一些實施例中，貫穿孔433和溝道410a和410b的排列方式，并不以此為限，而可根據工藝設計而任意變化。

之后，再采用磷酸溶液通過貫穿孔433將剩余的犧牲層111-116予以移除，分別在兩相鄰的兩個絕緣層121-127之間定義出多個第二凹室134，并將遠離浮置柵電極106的一部分隔離層103暴露于外。請參照4C1圖、圖4C2和圖4C3。4C1圖是繪示在移除4B1圖中的剩余犧牲層111-116之后的結構俯視圖。圖4C2是沿著圖4C1中的切線A-A所繪示的結構剖面示意圖。圖4C3是沿著圖4C1中的切線B-B所繪示的結構剖面示意圖。在本實施例之中，第一凹室104和第二凹室134分別位于隔離層103的相反兩側。

請參照4D1圖、圖4D2和圖4D3。4D1圖是繪示在4C1圖所繪示的結構上形成柵介電層137、勢壘層135b和金屬層135a之后的結構俯視圖。圖4D2是沿著圖4D1中的切線A-A所繪示的結構剖面示意圖。圖4D3是沿著圖4D1中的切線B-B所繪示的結構剖面示意圖。在本實施例中，金屬層135a、勢壘層135b和柵介電層137的制備包括下述步驟：首先通過沉積工藝，例如低壓化學氣相沉積工藝，形成一個由高介電系數介電材料，例如氧化鉿、氧化鋁或其組合，所構成的柵介電層137，毯覆于保護層132以及經由貫穿孔433和第二凹室134暴露于外的一部分絕緣層121-127和隔離層103的表面上。再以另一沉積工藝，于柵介電層137上依序沉積勢 壘層135b，例如氮化鈦層，以及金屬層135a，藉以填充溝道133和第二凹室134。

請參照4E1圖、圖4E2和圖4E3。4E1圖是繪示在4D1圖所繪示的結構上進行金屬回蝕工藝之后的結構俯視圖。圖4E2是沿著圖4E1中的切線A-A所繪示的結構剖面示意圖。圖4E3是沿著圖4E1中的切線B-B所繪示的結構剖面示意圖。在本實施例中，金屬回蝕工藝是移除位于貫穿孔433中的一部分金屬層135a和勢壘層135b，僅余留下位于第二凹室134中的一部分金屬層135a；而余留的金屬層135a和勢壘層135b即構成存儲器元件400的控制柵電極135。

請參照4F1圖、圖4F2和圖4F3。4F1圖是繪示在4E1圖的貫穿孔433中填充絕緣材料109之后的結構俯視圖。圖4F2是沿著圖4F1中的切線A-A所繪示的結構剖面示意圖。圖4F3是沿著圖4F1中的切線B-B所繪示的結構剖面示意圖。在本實施例之中，絕緣材料109的形成，可以通過使用，例如低壓化學氣相沉積工藝，將沉積絕緣材料，例如二氧化硅，填充于貫穿孔433之中，并在使貫穿孔433中形成至少一空器間隙130來加以實施。

請參照4G1圖、圖4G2和圖4G3。4G1圖是繪示在4F1圖所繪示的結構上形成位線432之后的結構俯視圖。圖4G2是沿著圖4G1中的切線A-A所繪示的結構剖面示意圖。圖4G3是沿著圖4G1中的切線B-B所繪示的結構剖面示意圖。在本實施例之中，位線432的形成方式包括，先在保護層132上方形成層間介電層434；再通過金屬圖案化工藝，于層間介電層434上的圖案化金屬上形成多個條位線432，并經由內聯機435與接觸焊墊131電性接觸。后續，再經由一連串后段工藝(未繪示)完成存儲器元件400的制備。

請參照圖5A至圖5K，圖5A至圖5K是根據本發明的一實施例所繪示的一系列制作存儲器元件500的工藝結構剖面示意圖。在本實施例之中，存儲器元件500是一種垂直通道NAND閃存元件。制作存儲器元件500的方法包括下述步驟：

首先提供一多層疊層結構510。在本發明的一些實施例中，多層疊層結構510包括形成于基材101上的底部絕緣層501、多個犧牲層111-116、 多個絕緣層121-126以及一半導體覆蓋層(semiconductor capping layer)502。在本實施例中，底部絕緣層501位于基材101上方可以是一種硅氧化物層。絕緣層121-126與犧牲層111-116是相互平行，并且沿著Z軸方向彼此交錯疊層在于底部絕緣層501上。半導體覆蓋層502位于多層疊層結構510的最頂層(即是犧牲層116)之上。(如圖5A所繪示)。

接著，對多層疊層結構510進行刻蝕工藝，以形成多個第一貫穿開口510a和510b，藉以將一部分底部絕緣層501暴露于外。請參照圖5B和圖5C，圖5B是繪示在圖5A的所繪示的結構上形成貫穿開口510a和510b之后的結構俯視圖。圖5C是沿著圖5B所繪示切線A-A所繪示的結構剖面圖。在本實施例中，形成第一貫穿開口510a和510b的刻蝕工藝，包括以圖案化硬掩模層(未繪示)為刻蝕掩模，通過非等向刻蝕工藝，例如反應離子刻蝕工藝，對多層疊層結構510進行刻蝕，藉以在多層疊層結構510之中形成沿著Y軸方向橫向延伸，并且沿著Z軸方向向下延伸將一部分底部絕緣層501暴露出來的溝道結構(以下簡稱溝道510a和510b)。

由于溝道510a和510b的側壁，是由絕緣層121-126和犧牲層111-116所構成。換句話說，經由溝道510a和510b可以將每一個絕緣層121-126和每一個犧牲層111-116部分地暴露于外。另外，溝道510a和510b的底部會延伸進入底部絕緣層501之中，在底部絕緣層501形成一個U形凹室501a。

之后，采用磷酸溶液作為刻蝕劑進行一濕法回蝕工藝，移除一部分犧牲層111-116，藉以在兩個相鄰的絕緣層121-126之間的層間空間中定義出一個第一凹室104。換言之，每一個第一凹室104是通過相鄰的兩個絕緣層121-127，以及位于兩相鄰絕緣層之間的一個剩余犧牲層111-116來加以定義(如圖5D所繪示)。

再進行氧化工藝，將半導體覆蓋層502暴露于外的表面加以氧化，以形成硅氧化物層503，并且將每一個犧牲層111-116被第一凹室104暴露于外的部分加以氧化，以形成隔離層103。在本實施例中，硅氧化物層503是形成在半導體覆蓋層502的上表面以及經由溝道510a和510b暴露于外的側壁上；隔離層103形成于第一凹室104的縱向側壁上，且隔離層103與相鄰絕緣層121-126之間夾有，例如實質為90°，的非平角θ1(如圖5E 所繪示)。其中，氧化犧牲層111-116和半導體覆蓋層502的步驟包括原位蒸氣產生氧化工藝，可將材質為氮化硅的一部份犧牲層111-116，以及材質維多晶硅的一部份半導體覆蓋層502分別地氧化成材質實質為硅氧化物的隔離層103和硅氧化物層503。

后續，形成多個浮置柵電極106分別填充每一個第一凹室104(如圖5F所繪示)。浮置柵電極106的形成方式包括下述步驟：首先，進行沉積工藝，例如低壓化學氣相沉積工藝，在多層疊層結構510上沉積導電材質(未繪示)并填充溝道510a和510b和第一凹室104。再通過回蝕工藝移除位于多層疊層結構510上方以及溝道510a和510b中的一部分導電材質，并保留位于第一凹室104中的一部分導電材質，以形成實質為條狀的浮置柵電極106。在本發明的一些實施例中，浮置柵電極106的導電材質可以是多晶硅、鍺或其他摻雜或無摻雜的半導體材質；也可以是金屬，例如鋁、銅、金、銀、鉑金或上述的合金。

而為了維持多層疊層結構110的結構可靠度，在形成浮置柵電極106之前。可選擇性地進行一個氮化工藝，形成第一襯里層105覆蓋在絕緣層121-126經由溝道510a和510b和第一凹室104暴露于外的側壁上，并且覆蓋隔離層103經由第一凹室104暴露于外的部分上(如圖5E所繪示)。

在形成浮置柵電極106之后，再通過沉積工藝形成隧穿氧化層107，使其毯覆于多層疊層結構110的表面以及溝道510a和510b的側壁及底部，使隧穿氧化層107與絕緣層121-126和浮置柵電極106經由溝道510a和510b暴露于外的部分共形。換言之，毯覆于溝道510a和510b側壁上的一部分隧穿氧化層107，是位于第一凹室104的開口外側104a，且與絕緣層121-126夾一個，例如實質為90°，的非平角θ2(如圖5G所繪示)。

然后，形成通道層508，使其共形地毯覆于隧穿氧化層107的表面，并且向下延伸覆蓋底部絕緣層501的U形凹室501a。再以絕緣材料509，例如旋涂式介電材料完全填充溝道510a和510b，并以半導體覆蓋層502作為停止層進行平坦化工藝，例如進形化學機械拋光工藝，以移除位于半導體覆蓋層502上方的一部分絕緣材料509、通道層508、硅氧化物層503以及隧穿氧化層107(如圖5H所繪示)。

使用氫氧化四甲基(tetramethyl-ammonium-hydroxide，TMAH)或SC1 水溶液(NH₄OH∶H₂O₂∶H₂O混合溶液)為刻蝕劑進行硅基非等向性刻蝕，以移除半導體覆蓋層502，將多層疊層結構110的頂部絕緣層126暴露于外。同時移除部分位于溝道510a和510b開口處的一部分通道層508，使通道層508的高度實質低于絕緣層126的頂面高度(如圖5I所繪示)。后續，再以刻蝕工藝，例如使用稀釋氫氟酸(HF)的濕法刻蝕工藝，移除剩余的硅氧化物層503(如圖5J所繪示)。以沉積及金屬圖案化工藝，在頂部絕緣層126上形成焊墊接觸層531，使其與通道層508電性連接。并且形成保護層532來覆蓋多層疊層結構110以及焊墊接觸層531(如圖5K所繪示)。

后續，再形成至少一個貫穿多層疊層結構510的第二貫穿開口(例如圖4B1至圖4B3所繪示的貫穿孔433)，并通過貫穿孔433移除剩余的犧牲層111-116，藉以在相鄰兩個絕緣層之間形成第二凹室134，并以控制柵電極135填充第二凹室134，并經由一系列后段工藝完成如第5L所繪示的存儲器元件500的制備。

在本實施例中，圖5K至圖5L所繪示的存儲器元件500的結構大致與圖4G1至圖4G3所繪示的存儲器元件400類似，差別在于存儲器元件500具有一個U形通道層508向下延伸進入覆蓋底部絕緣層501的U形凹室501a，而未與基材101電性接觸。由于圖5K至圖5L之間的制作方法大致與圖4A1至圖4G3所繪示的制作流程類似，故而不再此贅述。

根據上述實施例，本發明是在提供一種存儲器元件及其制作方法。此一存儲器元件的制作方法，是先提供由交錯疊層的犧牲層和絕緣層所構成的多層疊層結構。再于多層疊層結構中形成至少一個第一貫穿開口，并通過第一貫穿開口移除一部分的犧牲層，進而在相鄰兩個絕緣層中定義出多個第一凹室。之后，氧化被第一凹室所暴露出來的犧牲層，藉以在第一凹室形成多個隔離層，并與絕緣層夾有非平角。然后，形成浮置柵電極填充第一凹室中。再于第一貫穿開口的側壁上依序形成隧穿氧化層和通道層，以覆蓋浮置柵電極。再于多層疊層結構中形成至少一個第二貫穿開口，并通過第二貫穿開口移除剩余的犧牲層，進而在相鄰兩個絕緣層中定義出多個第二凹室，將隔離層遠離浮置柵電極的一側暴露出來。后續，形成多個控制柵電極來填充這些第二凹室。使位于兩相鄰絕緣層之間的每一個控制柵電極、隔離層和浮置柵可形成一個浮柵結構，并且在與隧穿氧化層和通 道層重疊的位置定義出多個浮柵存儲單元。

由于浮置柵極結構的設置，可改善已知因隅角效應所衍生的問題，增進存儲器元件寫入/擦除操作的可靠度。加上，用來作為浮柵結構的柵間層的隔離層是通過氧化犧牲層所形成，厚度相當薄，具有提高存儲器元的柵極耦合率的效果。另外，由于制作存儲器元件的方法是采用絕緣層和犧牲層來形成多層疊層結構。其中，絕緣層和犧牲層皆是由刻蝕選擇比較小的絕緣材質所構成，在刻蝕多層疊層結構以形成貫穿開口的步驟中，可以得到較佳的刻蝕輪廓與較大的刻蝕深度，可大幅提升后續工藝的工藝裕度，進而增進存儲器元件的存儲器密度。換言之，與已知采用電荷捕捉介電層(例如，SONOS柵間層)的存儲器元件相比，采用本發明的實施例所述的方法所制作的存儲器元件，可以在不增加存儲單元的尺寸的前提下，達到較已知存儲器元件更好的工作效能。

雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍當視隨附的權利要求范圍所界定的為準。