半導體器件及其制造方法與流程

本發明一般地涉及半導體技術領域，更具體地涉及半導體器件及其制造方法。

背景技術：

半導體器件用于各種電子應用，作為實例，諸如計算機、手機、數碼相機和其他的電子設備。通常通過以下步驟來制造半導體器件：在半導體襯底上方順序地沉積絕緣或介電層、導電層和半導體材料層；以及使用光刻來圖案化各種材料層，以在襯底上形成電路組件和元件。

晶體管是廣泛地用于半導體器件的元件。例如，在一些應用中可以有數以千計的晶體管位于單個集成電路(IC)上。半導體器件制造所使用的一種通用型的晶體管是金屬氧化物半導體場效應晶體管(MOSFET)。

半導體技術中最近開發的多柵極場效應晶體管(MuGFET)通常是單個器件中包括一個以上的柵極的MOSFET。可以通過單個柵電極來控制多個柵極，其中多個柵極表面在電路上用作單個柵極。也可以通過獨立的柵電極來控制多個柵極。一種類型的MuGFET是指鰭式場效應晶體管(FinFET)器件，該FinFET器件是具有垂直地凸起到集成電路的硅表面之外的鰭狀半導體溝道的晶體管結構。

技術實現要素：

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種半導體器件，包括：第一鰭式場效應晶體管(FinFET)，設置在襯底上方；第二FinFET，設置在所述第一FinFET上方；以及結隔離區域，設置在所述第一FinFET的源極與所述第二FinFET的源極之間。

在該半導體器件中，所述結隔離區域包括：p型區域和耦合至所述p 型區域的n型區域。

在該半導體器件中，所述第一FinFET包括正溝道FET(PFET)，并且所述第二FinFET包括負溝道FET(NFET)，或者所述第一FinFET包括NFET，并且所述第二FinFET包括PFET。

在該半導體器件中，所述PFET和所述NFET包括反相器。

在該半導體器件中，所述第一FinFET包括PFET，并且所述第二FinFET包括NFET，所述PFET的柵極耦合至所述NFET的柵極，并且所述PFET漏極耦合至所述NFET的漏極。

在該半導體器件中，所述PFET的源極耦合至電源電壓(Vdd)接觸件，所述NFET的源極耦合至接地電壓(GND)接觸件，所述PFET的柵極和所述NFET的柵極耦合至輸入電壓(Vin)接觸件，并且所述PFET的漏極和所述NFET的漏極耦合至輸出電壓(Vout)接觸件。

在該半導體器件中，所述第一FinFET或所述第二FinFET包括單個溝道或多個溝道。

根據本發明的另一方面，提供了一種半導體器件，包括：第一半導體材料，設置在襯底上方，所述第一半導體材料包括：第一摻雜區域，包括第一鰭式場效應晶體管(FinFET)的源極；第二摻雜區域，包括所述第一FinFET的漏極；和所述第一FinFET的溝道區域，設置在所述第一FinFET的源極與漏極之間；結隔離材料，設置在所述第一FinFET的源極和漏極上方；第二半導體材料，設置在所述結隔離材料和所述第一半導體材料上方，所述第二半導體材料包括：第一摻雜區域，包括第二FinFET的源極；第二摻雜區域，包括所述第二FinFET的漏極；和所述第二FinFET的溝道區域，設置在所述第二FinFET的源極與漏極之間；以及柵極介電層和柵極，設置為圍繞所述第一FinFET的溝道區域和所述第二FinFET的溝道區域，其中，所述第一FinFET的漏極和所述第二FinFET的漏極耦合在一起，并且所述第一FinFET和所述第二FinFET包括反相器。

在該半導體器件中，所述第一半導體材料或所述第二半導體材料包括SiGe、Ge或III-V族材料。

在該半導體器件中，所述第一FinFET的源極和漏極包括P+材料，并 且所述第二FinFET的源極和漏極包括N+材料。

在該半導體器件中，所述第二FinFET的源極設置在所述第一FinFET的源極上方，所述第二FinFET的漏極設置在所述第一FinFET的漏極上方，并且所述第二FinFET的溝道區域設置在所述第一FinFET的溝道區域上方。

根據本發明的又一方面，提供了一種制造半導體器件的方法，所述方法包括：在襯底上方形成第一半導體材料；在所述第一半導體材料上方形成第二半導體材料；在所述第二半導體材料上方形成第三半導體材料；在所述第三半導體材料上方形成第四半導體材料；將包括第一摻雜劑類型的第一摻雜劑注入所述第一半導體材料，以形成第一FinFET的源極區域和漏極區域；以及將包括第二摻雜劑類型的第二摻雜劑注入所述第四半導體材料，以形成第二FinFET的源極區域和漏極區域，其中，部分所述第二半導體材料和部分所述第三半導體材料包括結隔離材料。

該方法還包括：圖案化所述第一半導體材料和所述第四半導體材料，以分別形成所述第一FinFET和所述第二FinFET。

在該方法中，圖案化所述第一半導體材料和所述第四半導體材料還包括：圖案化所述第二半導體材料和所述第三半導體材料。

在該方法中，注入所述第一摻雜劑和注入所述第二摻雜劑包括：在圖案化所述第一半導體材料和所述第四半導體材料之后，注入所述第一摻雜劑以及注入所述第二摻雜劑。

在該方法中，圖案化所述第一半導體材料和所述第四半導體材料還包括：在所述第一FinFET的源極區域與漏極區域之間以及在所述第二FinFET的源極區域與漏極區域之間形成溝道區域。

在該方法中，注入所述第一摻雜劑包括：在形成所述第一半導體材料之后注入所述第一摻雜劑；并且注入所述第二摻雜劑包括：在形成所述第四半導體材料之后注入所述第二摻雜劑。

在該方法中，注入所述第一摻雜劑和注入所述第二摻雜劑包括：在形成所述第四半導體材料之后，注入所述第一摻雜劑以及注入所述第二摻雜劑。

在該方法中，將所述第一摻雜劑注入所述第一半導體材料或將所述第 二摻雜劑注入所述第四半導體材料還包括：形成第三FinFET的源極區域和漏極區域。

在該方法中，所述第三FinFET包括非堆疊式器件或堆疊式器件。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各個方面。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1至圖11是示出了根據本發明的一些實施例的處于各個階段的制造半導體器件的方法的頂視圖和截面圖。

圖12是根據一些實施例的半導體器件的示意圖。

圖13是根據一些實施例的半導體器件的截面圖。

圖14至圖18是示出了根據一些實施例的處于各個階段的制造半導體器件的方法的截面圖和頂視圖。

圖19至圖24是示出了根據一些實施例的處于各個階段的制造半導體器件的方法的截面圖。

圖25是根據一些實施例的半導體器件的截面圖。

圖26是根據一些實施例的半導體器件的截面圖。

圖27至圖33是示出了根據一些實施例的處于各個制造階段的半導體器件的截面圖。

具體實施方式

以下公開內容提供了許多不同實施例或實例，用于實現所提供主題的不同特征。以下將描述組件和布置的特定實例以簡化本發明。當然，這些僅是實例并且不意欲限制本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。另外，本發明可以在多個實例中重復參考標號和/ 或字符。這種重復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關系術語以描述如圖所示的一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語意欲包括使用或操作過程中的器件的不同的方位。裝置可以以其它方式定位(旋轉90度或在其他方位)，并且在本文中使用的空間相對關系描述符可同樣地作相應地解釋。

本發明公開了半導體器件及其制造方法，其中形成耦合在一起并且包括反相器的堆疊式FinFET。FinFET的源極之間的結隔離材料或區域自對準。也可以在用于材料層(用于形成堆疊式FinFET反相器)的多個制造步驟和工藝期間形成附加的堆疊式或非堆疊式FinFET。該反相器包括具有單個溝道或多個溝道的堆疊式NFET和堆疊式PFET。

本文所述的一些實施例參考特定背景，即，形成鰭式場效應晶體管(FinFET)器件。本發明的方面也可以應用于其他背景，諸如形成其他類型的器件或半導體器件。為了說明的目的，下文中給出特定尺寸，以用于給定的技術節點，諸如用于大約15nm技術節點或更小的技術節點。尤其在不同的技術節點下，其他的實施例涉及不同的尺寸。下文中討論的示圖沒有必要按比例繪制。

圖1至圖11是示出了根據本發明的一些實施例的處于制造工藝的各個階段的包括三維(3D)堆疊式FinFET器件的半導體器件100的制造方法的截面圖和頂視圖。在示出的實施例中，形成堆疊式FinFET器件，其中包括FinFET的負溝道FET(NFET)134堆疊在包括FinFET的正溝道FET(PFET)132上方(參見圖10)。如圖1至圖3所示，PFET 132材料首先形成在襯底102上方，然后，如圖4和圖5所示，NFET 134材料形成在PFET 132材料上方。然后，如圖6至圖8所示，圖案化PFET 132材料和NFET 134材料，并且如圖9至圖11所示，繼續半導體器件100的處理，以形成柵極介電層、柵極和接觸件。在其他的實施例中，可以形成堆疊式FinFET器件，其中PFET堆疊在NFET上方。

在圖1至圖11所示的實施例中，使用循環的外延生長和注入工藝。首先參考圖1，示出了半導體器件100的頂視圖。圖2示出了半導體器件100沿著x平面的截面圖。為了制造根據一些實施例的半導體器件100，提供襯底102。襯底102可以是晶圓的一部分。作為實例，襯底102可以包括半導體襯底，諸如硅襯底、硅碳襯底、硅鍺襯底或由其他的半導體材料所形成的襯底。襯底102可以包括塊狀襯底、絕緣體上半導體(SOI)襯底或其他可接受的類型的襯底。在圖1和圖2所示的一些實施例中，襯底102包括由絕緣材料104和半導體材料層106組成的SOI襯底，絕緣材料104包括諸如二氧化硅的氧化物，半導體材料層106包括設置在絕緣材料104上的硅。例如，在一些實施例中，絕緣材料104包括掩埋氧化物(BOX)。半導體材料106可以輕摻雜有p型雜質。在示出的實施例中，作為實例，半導體材料106摻雜有濃度為大約1×10¹⁵cm^-3至大約1×10¹⁶cm^-3的p型雜質，諸如B、Ga或In。也可以使用其他的材料將半導體材料106注入到其他的濃度水平。例如，在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他的實施例中，半導體材料106可以注入有n型雜質。作為實例，絕緣材料104包括大約100um至大約500um或大約250um至大約350um的厚度，并且半導體材料106包括大約20nm至大約50nm或大約30nm至大約40nm的厚度。襯底102也可以包括其他的材料和尺寸。本發明的附圖中示出了半導體器件100的一部分，例如，在一些實施例中，在頂視圖中，半導體器件100最初可以包括圓形或其他的形狀。例如，根據一些實施例，多個PFET、NFET和其他的器件形成在半導體器件100的表面上。在其他的實施例中，襯底102未包括SOI襯底，并且作為另一個實例，附圖中所示的部分半導體器件100形成在襯底102的淺溝槽隔離(STI)區域、BOX區域或其他隔離區域上方。

如圖2的截面圖所示，第一半導體材料108形成在襯底102的半導體材料106上方。例如，在一些實施例中，使用外延生長工藝來形成第一半導體材料108。可以使用金屬有機物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、選擇性外延生長(SEG)等或它們的組合來形成第一半導體材料108。例如，在一些實施例中，第一半導體 材料108包括SiGe、Ge或III-V族材料。在第一半導體材料108包括III-V族材料的實施例中，作為實例，第一半導體材料108可以包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP。例如，在一些實施例中，第一半導體材料108包括大約3nm至大約30nm或大約10nm至大約20nm的厚度。例如，在一些實施例中，第一半導體材料108原位摻雜有期望的摻雜水平，以用于PFET 132的溝道區域。第一半導體材料108也可以包括其他的材料和尺寸，并且可以使用其他的方法來形成該第一半導體材料。

如圖3的截面圖所示，注入工藝用于將摻雜劑注入第一半導體材料108的一部分，以在第一半導體材料108中形成源極和漏極區域112。在一些實施例中，掩模110用于防止摻雜劑進入部分第一半導體材料108，諸如設置在源極與漏極區域112之間的溝道區域。掩模110包括使用旋涂技術或其他的方法沉積在襯底102上方的光刻膠或其他的材料。使用光刻來圖案化掩模110，保留圖3中的虛像(如，虛線)所示的設置在第一半導體材料108的區域上方的掩模110。然后，對第一半導體材料108執行注入工藝，以形成第一FinFET器件的源極和漏極區域112。在示出的實施例中，注入的摻雜劑包括p型摻雜劑。作為實例，p型雜質可以包括注入濃度為大約1×10²⁰cm^-3至大約5×10²¹cm^-3的B、Ga或In。在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他的實施例中，注入的摻雜劑也可以包括n型摻雜劑。在一些實施例中，第一半導體材料108利用與襯底102的半導體材料106摻雜的摻雜劑相同類型(即，n型或p型)的摻雜劑來摻雜在源極和漏極區域112中。源極和漏極區域112也可以使用其他材料注入到其他的濃度水平。在注入工藝之后，可以使用可接受的灰化工藝和/或蝕刻工藝來去除掩模110。例如，灰化工藝可以包括含氧等離子體。

例如在一些實施例中，源極和漏極區域112包括P+材料。源極和漏極區域112包括PFET 132(參見圖7)的源極(S)和漏極(D)區域112，并且第一半導體材料108設置在源極與漏極區域112之間的其他部分將用于形成PFET 132的溝道區域。例如，在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他的實施例中，源極和漏極區域112也可以包括 N+材料。例如，在一些實施例中，第一半導體材料108包括與襯底102的半導體材料106的材料不同的材料。

如圖4的截面圖所示，第二半導體材料114形成在第一半導體材料108上方。在一些實施例中，第二半導體材料114包括注入有n型摻雜劑的硅。例如，在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他實施例中，第二半導體材料114也可以包括注入有p型摻雜劑的硅。在一些實施例中，第二半導體材料114摻雜的摻雜劑類型(即，n型或p型)不同于第一半導體材料108中的源極和漏極區域112摻雜的摻雜劑類型。例如，在一些實施例中，利用包括原位摻雜的外延生長工藝來外延生長第二半導體材料114。作為實例，第二半導體材料114摻雜有濃度為大約1×10¹⁵cm^-3至大約1×10¹⁶cm^-3的n型摻雜劑，諸如P、As或Sb。第二半導體材料114包括大約10nm至大約30nm或大約15nm至大約25nm的厚度。第二半導體材料114也可以包括其他的材料、尺寸、摻雜劑、摻雜劑濃度水平和形成方法。作為其他實例，可以外延生長或沉積第二半導體材料114，并且注入工藝可以用于摻雜第二半導體材料114。

仍如圖4所示，第三半導體材料116形成在第二半導體材料114上方。在一些實施例中，第三半導體材料116包括注入有p型摻雜劑的硅。例如，在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他實施例中，第三半導體材料116也可以包括注入有n型摻雜劑的硅。在一些實施例中，第三半導體材料116摻雜的摻雜劑類型(即，n型或p型)不同于第二半導體材料114摻雜的摻雜劑類型。例如，利用包括原位摻雜的外延生長工藝來外延生長第三半導體材料116。作為實例，第三半導體材料116摻雜有濃度為大約1×10¹⁵cm^-3至大約1×10¹⁶cm^-3的p型摻雜劑，諸如B、Ga或In。第三半導體材料116包括大約10nm至大約30nm或大約15nm至大約25nm的厚度。第三半導體材料116也可以包括其他的材料、尺寸、摻雜劑、摻雜劑濃度水平和形成方法。作為其他實例，可以外延生長或沉積第三半導體材料116，并且注入工藝可以用于摻雜該第三半導體材料116。

在一些實施例中，隨后圖案化第二半導體材料114和第三半導體材料116，以形成有利地自對準的結隔離材料130(參見圖7)，本文中將進一 步對其進行描述。

然后，如圖5的截面圖所示，使用外延生長工藝在第三半導體材料116上方形成第四半導體材料118。當沉積第四半導體材料118時，該第四半導體材料118包括與所述的第一半導體材料108類似的材料和尺寸。例如，在一些實施例中，第四半導體材料118原位摻雜有期望的摻雜水平，以用于NFET 134的溝道區域。類似于掩模110的掩模120(如圖5中的虛像所示)沉積在第四半導體材料118上方，其中，該掩模110用于將摻雜劑注入形成在第一半導體材料108中的源極和漏極區域112。然后注入工藝用于將摻雜劑注入第四半導體材料118，并且在第四半導體材料118中形成源極和漏極區域122。注入第四半導體材料118的摻雜劑包括與注入第一半導體材料108的摻雜劑不同的類型(即，p型或n型)。

在一些實施例中，第四半導體材料118注入有n型摻雜劑，以形成源極和漏極區域122。例如，在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他實施例中，第四半導體材料118也可以注入有p型摻雜劑。在一些實施例中，第四半導體材料118摻雜的摻雜劑的類型(即，n型或p型)不同于第一半導體材料108中的源極和漏極區域112摻雜的摻雜劑的類型。在一些實施例中，此外，第四半導體材料118摻雜的摻雜劑類型(即，n型或p型)不同于第三半導體材料116摻雜的摻雜劑類型。作為實例，第四半導體材料118摻雜有濃度為大約1×10²⁰cm^-3至大約1×10²¹cm^-3的n型摻雜劑，諸如P、As或Sb。第四半導體材料118也可以以其他的摻雜劑濃度水平注入有其他摻雜劑。

例如，在一些實施例中，源極和漏極區域122包括N+材料。源極和漏極區域122包括NFET 134(參見圖10)的源極(S)和漏極(D)區域122，并且第四半導體材料118設置在源極與漏極區域122之間的其他部分將用于形成NFET 134的溝道區域。例如，在堆疊式FinFET器件包括堆疊在NFET上方的PFET的其他實施例中，源極和漏極區域122也可以包括P+材料。在注入工藝用于摻雜第四半導體材料118以形成源極和漏極區域122之后，使用灰化工藝和/或蝕刻工藝來去除掩模120。

例如，在注入工藝用于摻雜第四半導體材料118以形成源極和漏極區 域122之后，和/或在注入工藝用于摻雜第一半導體材料108以形成源極和漏極區域112之后，預定的時間段內，通過將半導體器件100加熱至預定的溫度來激活注入的摻雜劑。

然后，如圖6的頂視圖、圖7的x平面截面圖和圖8的y平面截面圖所示，使用光刻來圖案化半導體器件100，以分別形成由第一半導體材料108和第四半導體材料118所組成的溝道區域108’和118’。部分第一半導體材料108在圖案化工藝之后包括溝道區域108’，并且部分第四半導體材料118在圖案化工藝之后包括溝道區域118’。在用于溝道區域108’和118’的圖案化工藝期間，還限定了源極和漏極區域112和122。例如，在圖案化工藝中限定源極(S)和漏極(D)區域112和122的形狀。

諸如光刻膠的掩蔽材料(未示出)沉積在第四半導體材料118上方，并且將該掩蔽材料分別圖案化為PFET 132和NFET 134(參見圖10)的溝道區域108’和118’以及源極(S)和漏極(D)區域112和122的期望形狀。使用合適的蝕刻工藝(諸如反應離子蝕刻(RIE)、中性束蝕刻(NBE))、四甲基氫氧化銨(TMAH)、氫氧化銨(NH₄OH)、濕蝕刻劑(能夠蝕刻硅并且在硅與絕緣材料104的材料之間具有良好的蝕刻選擇性)等或它們的組合并且使用掩蔽材料作為蝕刻掩模來執行圖案化工藝。作為實例，蝕刻工藝可以是各向異性的或各向同性的并且可以包括選擇性的蝕刻工藝。用于形成PFET 132和NFET 134的溝道區域108’和118’以及源極(S)和漏極(D)區域112和122的蝕刻工藝還可以包括其他類型的蝕刻工藝和特性。然后使用灰化工藝和/或蝕刻工藝來去除掩蔽材料。

如圖6的頂視圖所示，在一些實施例中，溝道區域108’和118’的寬度包括尺寸W，其中尺寸W為大約5nm至大約50nm或大約10nm至大約30nm。溝道區域108’和118’的厚度包括尺寸T(參見圖7)，其中尺寸T包括第一半導體材料108的厚度和第四導電材料118的厚度。例如，在一些實施例中，尺寸T為大約3nm至大約30nm或大約10nm至大約20nm。尺寸W和T也可以包括其他的值。如圖7的x平面的截面圖和圖8的y平面的截面圖所示，溝道區域108’設置在溝道區域118’下方。溝道區域108’和118’可以包括在如圖8所示的y平面的截面圖中近似為正方形和矩形的 形狀。作為用于圖案化第一和第四半導體材料108和118的蝕刻工藝的結果，溝道區域108’和118’也可以包括具有圓角的近似為正方形和矩形的形狀。

在圖1至圖10所示的實施例中，溝道區域108’和118’包括單個溝道。溝道區域108’和118’中的任何一個或兩者可以包括在水平方向(參見圖11)或在垂直方向(參見圖32和圖33)上形成的多個溝道。

如圖6和圖7所示，在一些實施例中，在蝕刻工藝期間，以比蝕刻第一和第四半導體材料108和118更快的速率來蝕刻襯底102的半導體材料106、第二半導體材料114和第三半導體材料116，使得半導體材料106、第二半導體材料114和第三半導體材料116包括第一和第四半導體材料108和118下方和/或上面的底切。可以使用選擇性的蝕刻工藝，以形成預定數量的關于源極(S)和漏極(D)區域112和122的下方和上面的底切。在一些實施例中，底切的數量大約為尺寸W的一半或大約為1/2*W。底切的數量也可以包括其他值以及與包括尺寸W的溝道區域108’和118’的相對值。底切可以形成在半導體材料106、第二半導體材料114和第三半導體材料116的一個或多個側面上。

如圖9的半導體器件100的頂視圖、圖10的半導體器件100的x平面的截面圖和圖11的半導體器件100的y平面的截面圖所示，圍繞溝道區域108’和118’的每一個形成柵極介電層123和柵極材料124/125，并且形成耦合至柵極(G)124/125的接觸件126a以及耦合至PFET 132和NFET134的漏極(D)區域112和122的接觸件126b。例如，在一些實施例中，柵極介電層123和柵極124/125包括圍繞溝道區域108’和118’的全環柵(GAA)結構。

作為實例，柵極介電層123可以包括SiO₂、Al₂O₃、ZrO₂、HfO₂、TiO₂或它們的多層的組合。在一些實施例中，柵極介電層123可以包括介電常數的k值大于SiO₂的介電常數(諸如約大于3.9)的材料。作為實例，可以通過諸如ALD、PEALD、CVD、PECVD、氧化工藝或它們的組合的沉積工藝來形成柵極介電層123。作為實例，柵極介電層123可以包括大約1nm至大約3nm(諸如大約2nm)的厚度。PFET 132和NFET 134的柵極 介電層123也可以包括其他的材料和尺寸，并且可以使用其他的方法來形成該柵極介電層。

在一些實施例中，柵極(G)124/125包括第一柵極材料124和第二柵極材料125。例如，第一柵極材料124可以包括通過PVD或ALD形成的厚度為大約0.5nm至大約3nm(諸如大約1nm至大約2nm)的TiN或TiSiN。第一柵極材料124形成為圍繞設置在溝道區域108’和118’上的柵極介電層123。第二柵極材料125形成在第一柵極材料124上方，并且作為實例，該第二柵極材料可以包括TiAl、TaAl、TiAlC、TaAlC、W、Co、WAl、CoA、TiN、TaN、WSi或者它們的組合或多層。可以使用諸如PVD或ALD的沉積工藝來形成第二柵極材料125。例如，在一些實施例中，第二柵極材料125包括金屬柵極(MG)填充。例如，作為溝道區域108’和118’以及整個半導體器件100的寬度和厚度的函數，柵極(G)124/125的總寬度和厚度可以變化。PFET 132和NFET 134的柵極(G)124/125也可以包括其他材料和尺寸，并且可以使用其他方法來形成該柵極(G)。

應該注意，為了簡化附圖，圖10所示的柵極介電層123未被示出在本發明的其他附圖中，作為實例，諸如圖13、圖16、圖17、圖24、圖26和圖32。然而，在圖13、圖16、圖17、圖24、圖26和圖32所示的實施例中，柵極介電層123也設置為圍繞柵極材料124/125下方的FinFET 132和134的溝道區域108’和118’。

通過以下步驟來形成或沉積柵極介電層123材料和柵極(G)124/125材料，然后使用光刻工藝進行圖案化：沉積光刻膠(未示出)；圖案化光刻膠；以及使用蝕刻工藝并且使用光刻膠作為蝕刻掩模來圖案化柵極介電層123材料和柵極(G)124/125材料，從而保持柵極介電層123材料和柵極(G)124/125材料設置為在期望位置處圍繞溝道區域108’和118’。然后去除光刻膠。然后通過以下步驟來形成接觸件126a和126b：沉積接觸材料，諸如W、WSi_x、Al、AlSi_x、Cu或它們的多層的組合，并且該接觸材料具有的厚度為大約5nm至大約50nm(諸如大約15nm至大約40nm)；以及使用光刻工藝來圖案化接觸材料。作為實例，接觸件126a和126b可以在頂視圖中包括為大約3nm至大約15nm、或者其他的尺寸的直徑或寬度。 在一些實施例中，可以在光刻工藝中形成側面接觸件128，以分別電連接至PFET 132和NFET 134的漏極(D)區域112和122。例如，在一些實施例中，單次光刻工藝可以用于圖案化并且形成接觸件126a、126b、側面接觸件128、柵極124/125和柵極介電層123。

例如，在一些權利要求中，本文中的PFET 132也稱為第一FinFET 132，并且NFET 134也稱為第二FinFET 134。

圖10還示出了一些實施例中的PFET 132與NFET 134的電連接，其中，PFET 132和NFET 134耦合在一起并用作反相器。通過第二柵極材料125將PFET 132與NFET 134的柵極(G)124/125耦合在一起，并且通過側面接觸件128或其他類型的接觸件將PFET 132與NFET 134的漏極(D)112與122耦合在一起。在一些實施例中，耦合第一FinFET 132和第二FinFET 134的柵極(G)124以及漏極(D)112與122形成了反相器。

例如，在一些實施例中，圖10所示的半導體器件100包括3D堆疊式FinFET互補金屬氧化物半導體(CMOS)反相器。由于結構和制造方法，半導體器件100的結隔離材料或區域130有利地自對準。例如，在用于形成PFET 132和NFET 134的源極(S)112和122、漏極(D)112和122以及溝道區域108’和118’的相同的圖案化工藝中圖案化包括n型材料的第二半導體材料114和包括p型材料的第三半導體材料116，因此，結隔離材料或區域130與PFET 132和NFET 134自對準。

作為實例，為了將反相器電連接至半導體器件100外部的器件或設置在半導體器件100上的其他器件，通過襯底102的部分半導體材料106來將PFET 132的源極(S)112耦合至電源電壓(Vdd)接觸件。NFET 134的源極(S)122耦合至接地電壓(GND)接觸件。PFET 132和NFET 134的柵極(G)124/125耦合至輸入電壓(Vin)接觸件。PFET 132和NFET 134的漏極(D)112和122分別耦合至輸出電壓(Vout)接觸件。圖10中未示出接地電壓(GND)接觸件和電源電壓(Vdd)接觸件；參見圖13所示的實施例，本文將對其進行進一步描述。

圖11所示的半導體器件100的y平面的截面圖還示出了：PFET 132和NFET 134的溝道區域108’和/或118’可以分別包括多個溝道108’和118’。 如截面圖中的虛像所示，可以圖案化第一半導體材料108和/或第四半導體材料118，以在水平方向上包括兩個或多個溝道108’和/或118’。

圖12是根據一些實施例的半導體器件100的示意圖136。如圖9、圖10和圖11所示，半導體器件100包括反相器，該反相器包括PFET 132FinFET和NFET 134FinFET。在示意圖136中示出了參考圖10所示的半導體器件100的截面圖所示和所描述的電連接。半導體器件100的示意圖136也可以包括其他配置。

圖13是根據一些實施例的半導體器件100的截面圖。圖13示出了根據一些實施例的半導體器件100的附加元件。絕緣材料138包括在形成FinFET 132和134之前或之后設置在襯底102上方的隔離氧化物。絕緣材料138可以包括厚度為大約20nm至大約100nm(諸如大約40nm至大約60nm)的SiO₂、SiON或其他的氧化物材料。絕緣材料138也可以包括其他材料和尺寸。可以在形成第一半導體材料108之前在襯底102上方沉積絕緣材料138，并且可以使用光刻工藝來圖案化絕緣材料138。例如，然后通過圖案化的絕緣材料138來外延生長第一半導體材料108。也可以在形成FinFET 132和134之后沉積絕緣材料138。

在圖13所示的虛像中，附加的絕緣材料138’可以形成在絕緣材料138上方。例如，在一些實施例中，絕緣材料138’可以包括一種或多種層間介電(ILD)材料，并且絕緣材料138’可以包括與關于絕緣材料138所述類似的材料和尺寸。通過以下步驟使用鑲嵌工藝在絕緣材料138’和138中形成接觸件140a、140b、140c和140d：將絕緣材料138’和138圖案化為用于接觸件140a、140b、140c和140d的期望圖案；以及利用導電材料來填充圖案化的絕緣材料138’和138。然后使用CMP工藝和/或蝕刻工藝從絕緣材料138’上方去除導電材料的多余部分。作為實例，接觸件140a、140b、140c和140d可以包括與關于接觸件126a和126b所述的類似材料，諸如W、WSi_x、Al、AlSi_x、Cu或它們的組合或多層，并且接觸件140a、140b、140c和140d在頂視圖中具有的直徑為大約3nm至大約15nm(或其他的尺寸)。隨后，包括導線、通孔和凸點下金屬化(UBM)層的附加的金屬化層(未示出)可以形成在絕緣材料138’上方。

接觸件140a、140b、140c和140d電連接至包括堆疊式FinFET反相器的半導體器件100的多個部分。接觸件140a包括電源電壓(Vdd)接觸件，并且通過襯底的部分半導體材料106將該接觸件耦合至PFET 132的源極(S)。接觸件140b包括接地(GND)接觸件，并且該接觸件耦合至NFET134的源極(S)122。接觸件140c包括輸入電壓(Vin)接觸件，并且該接觸件與耦合至PFET 132和NFET 134的柵極(G)124/125的接觸件126a耦合。接觸件140d耦合至PFET 132和NFET 134的漏極(D)112和122，并且除了圖10所示的側面接觸件128之外，該接觸件140d示出了電連接至漏極(D)112和122的另一種方法。接觸件140a、140b、140c和140d包括在隨后沉積的絕緣材料138’和半導體器件100的其他的材料層中形成的插塞接觸件。

根據一些實施例，圖13還示出了設置在柵極(G)124/125的側壁上的側壁間隔件142。在一些實施例中，在形成柵極(G)124/125之后，通過以下步驟來形成側壁間隔件142：沉積側壁間隔件142材料；以及使用干RIE工藝或其他的蝕刻工藝各向異性地蝕刻該側壁間隔件材料，從而保留柵極(G)124/125的側壁上的側壁間隔件142。例如，側壁間隔件142可以包括SiO₂、Si₃N₄或SiCN，并且該側壁間隔件的厚度為大約1nm至大約10nm或大約3nm至大約7nm。側壁間隔件142也可以包括其他材料、尺寸和形成方法。例如，側壁間隔件142可以防止柵極(G)124/125與源極和漏極112、122的短路。盡管其他附圖中未示出側壁間隔件142，但是本文所述的其他實施例中也可以包括側壁間隔件142。

在圖1至圖11中，根據一些實施例，示出了使用多次循環的外延生長和注入工藝來形成3D堆疊式FinFET CMOS反相器的方法。在其他實施例中，可以在形成外延層之后進行多種摻雜劑材料的注入。

例如，圖14至圖18是根據一些實施例的處于各個階段的制造半導體器件100的方法的頂視圖和截面圖，其中在形成關于圖1至圖11所述的外延生長的半導體材料層108、114、116和118之后，向這些半導體材料層注入摻雜劑。在圖14中，使用外延生長工藝在襯底102上方形成第一半導體材料108，在第一半導體材料108上方外延生長第二半導體材料114，在 第二半導體材料114上方外延生長第三半導體材料116，以及在第三半導體材料116上方外延生長第四半導體材料118。該生長工藝類似于關于圖1至圖5所示和所述的生長工藝。在圖15中，蝕刻工藝用于圖案化第一和第四半導體材料108和118，從而形成源極和漏極區域以及溝道區域108’和118’的期望的形狀。該蝕刻工藝類似于關于圖6至圖8所述的蝕刻工藝。如關于先前的實施例所述，還可以對源極和漏極區域進行底切(未示出)。如圖16所示，并且如關于本文先前的實施例所述，形成柵極介電層(未示出)、柵極(G)124/125和柵極接觸件126a。然后，如圖17所示，執行兩次注入工藝，以分別將用于PMOS FinFET 132的P+摻雜劑和用于NMOSFinFET 134的N+摻雜劑注入第一和第四半導體材料108和118，從而分別形成PMOS FinFET 132和NMOS FinFET 134的源極(S)和漏極(D)區域112和122。例如，將注入工藝控制為到達半導體器件100的頂面中的預定深度，以將摻雜劑注入期望的材料層。圖18示出了圖17所示的半導體器件100的頂視圖。然后，例如，通過在預定的時間段內將半導體器件100加熱至預定的溫度來激活注入的摻雜劑。

根據一些實施例，本文所述的用于半導體器件100的制造方法可以有利地集成有相同的半導體器件100上的其他器件的制造。例如，可以在制造本文所述的FinFET反相器的同時制造其他的堆疊式或非堆疊式器件、FET和/或FinFET。

例如，圖19至圖24是根據一些實施例的處于各個階段的制造半導體器件100的方法的截面圖，其中當形成本文所述的3D堆疊式FinFET反相器的一部分時，同時形成非堆疊式FinFET 132’。例如，在圖19中，通過使用光刻工藝圖案化襯底102的半導體材料106在襯底102上限定區域150和152。設置在區域150與152之間的絕緣材料104提供了兩個區域150與152之間的隔離。區域150包括形成3D堆疊式FinFET反相器的堆疊區域，并且區域152包括形成非堆疊式FinFET的襯底102的非堆疊區域。

如關于圖2所述以及如圖19所示，在堆疊區域150中的半導體材料106上方外延生長第一半導體材料108。同時在非堆疊區域152中也外延生長第一半導體材料108。形成掩模(在圖19中未示出，參見圖3的虛像所 示的掩模110)，以限定溝道區域，并且如關于圖3所述以及如圖20所示，通過注入摻雜劑在第一半導體材料108中形成源極和漏極區域112。然后去除掩模。源極和漏極區域112包括P+區域。源極和漏極區域112形成在堆疊區域150和非堆疊區域152兩者中。包括FinFET的部分非堆疊式PFET形成在非堆疊區域152中。應該注意，在本發明的其他實施例中，可以首先通過在第一半導體材料108注入N+區域來形成NFET，然后，通過在第四半導體材料118注入P+區域來較晚地形成PFET。

如圖21所示，另一掩模154形成在半導體器件100上。使用光刻工藝來圖案化掩模154，以從堆疊區域150去除掩模154。在一些實施例中，掩模154包括硬掩模。硬掩模154可以包括SiO₂/Si₃N₄/SiCN材料堆疊件或其他的材料。然后，如圖21所示，繼續處理堆疊區域150，諸如在第一半導體材料108上方順序地形成第二和第三半導體材料114和116，并且如圖22所示，在第三半導體材料116上方形成第四半導體材料118，該第四半導體材料118注入有摻雜劑，以形成源極和漏極區域122。因為外延生長工藝用于形成第二半導體材料114、第三半導體材料116和第四半導體材料118，所以第二半導體材料114、第三半導體材料116和第四半導體材料118未形成在非堆疊區域152中的硬掩模154上方。

然后，如圖23所示，去除非堆疊區域152上方的掩模154，并且圖案化工藝和蝕刻工藝用于在堆疊區域150中形成溝道108’和118’以及在非堆疊區域152中形成溝道108’。在非堆疊區域152中的對襯底102的半導體材料106的位于第一半導體材料108下方的部分進行底切，其中在該第一半導體材料中形成有源極(S)和漏極(D)區域112以及溝道108’。如圖24所示，形成并且圖案化柵極介電層(未示出，參見圖10所示的柵極介電層123)和柵極(G)124/125材料。接觸件126a耦合至非堆疊區域152中的PFET 132’的柵極(G)124/125。例如，在一些實施例中，非堆疊式PFET 132’的源極(S)112可通過接地(GND)接觸件耦合至接地電壓，耦合至非堆疊式PFET 132’的柵極(G)124/125的接觸件126a可耦合至輸入電壓(Vin)接觸件，以及非堆疊式PFET 132’的漏極(D)112可耦合至電源電壓(Vdd)接觸件。其他類型的電連接件也可以連接至非堆疊區域 152中的非堆疊式PFET 132’。

有利地，與用于形成堆疊區域150中的堆疊式NFET 134和堆疊式PFET132的制造工藝步驟和材料層同時地，制造非堆疊區域152中的非堆疊式PFET 132’。與形成堆疊區域150中的堆疊式NFET 134和堆疊式PFET 132同時地，也可以在非堆疊區域152中形成NFET 134。例如，如圖19所示，將第一半導體材料108形成在襯底102的半導體材料106上方之前，可以在非堆疊區域152上形成包括硬掩模或光刻膠的掩模。如圖19和圖20所示，在堆疊區域150中，外延地形成第一半導體材料108，并且該第一半導體材料注入有摻雜劑，以及在堆疊區域150中外延地形成第二半導體材料114和第三半導體材料116。然后從非堆疊區域152去除掩模。因為掩模存在于非堆疊區域152中，所以通過外延生長所形成的第一半導體材料108、第二半導體材料114和第三半導體材料116未形成在非堆疊區域152中。然后沉積第四半導體材料118，并對該第四半導體材料進行注入，以形成非堆疊區域152中的NFET和堆疊區域150中的NFET 134的源極和漏極區域。因此，形成堆疊區域150中的反相器的NFET 134的同時可以形成非堆疊式NFET。與使用其他的方法形成堆疊區域150中的PFET 132和/或NFET 134同時地，也可以形成非堆疊式PFET 132’或非堆疊式NFET。

圖25和圖26是根據一些實施例的半導體器件100的截面圖。與形成堆疊區域150中的反相器的同時地，也可以使用本文中先前所述的相同的沉積、外延生長、注入和蝕刻工藝在其他的堆疊區域154和154’中形成PFET132’和NFET 134’，其中，該堆疊區域中的反相器由襯底102的半導體材料106以及第一、第二、第三和第四半導體材料108、114、116和118形成。如圖26所示，在一些實施例中，部分半導體器件100可以包括偽部件158。例如，堆疊區域154包括設置在未電連接的偽部件158上方的NFET 134’。同樣地，堆疊區域154’包括設置在未電連接的偽部件158下方的PFET132’。示出了用于NFET 134’和PFET 132’的與接地電壓(GND)、輸入電壓(Vin)和電源電壓(Vdd)的電連接。

例如，在一些權利要求中，形成在非堆疊區域152或堆疊區域154或154’中的附加的PFET 132’和NFET 134’在本文中還稱為第三FinFET。第三 FinFET具有源極和漏極區域，并且當對包括PFET 132的第一FinFET的源極和漏極區域進行注入或當對包括NFET 134的第二FinFET的源極和漏極區域進行注入時形成該源極和漏極區域。例如，形成第三FinFET包括形成非堆疊式器件或堆疊式器件。

在圖1至圖11和圖13至圖26所示的一些實施例中，反相器的PFET 132和NFET 134包括具有單個溝道的溝道區域108’和118’。在其他的實施例中，反相器的PFET和NFET的溝道區域可以包括多個溝道。在圖11中，示出了在水平方向上形成的多個溝道。在其他的實施例中，可以在垂直方向上形成多個溝道。例如，圖27至圖33是根據一些實施例的處于各個制造階段的半導體器件100的截面圖。在圖27中，半導體器件100包括襯底102，襯底102包括設置在絕緣體104上方的半導體材料106。為了形成具有多個溝道的PFET，在襯底102的半導體材料106上方順序地形成多個半導體材料層160a、162a、160b、162b、160c和162c。例如，在一些實施例中，外延生長半導體材料層160a、162a、160b、162b、160c和162c。交替的半導體材料層160a、162a、160b、162b、160c和162c包括相同的材料。例如，半導體材料層160a、160b和160c可以包括n型材料，諸如摻雜有n型摻雜劑的硅，并且半導體材料層162a、162b和162c可以包括與先前的實施例的第一半導體材料108所述的類似材料，諸如SiGe、Ge或III-V族材料。例如，半導體材料層160a、160b和160c可以原位摻雜有n型材料。半導體材料層160a、162a、160b、162b、160c和162c也可以包括其他的材料，并且可以使用其他的方法來形成這些半導體材料層。半導體材料層160a、162a、160b、162b、160c和162c中的每一個都可以包括大約0.5nm至大約10nm(諸如大約1nm至大約7nm，或其他的尺寸)的厚度。

在圖28中，如先前的實施例所述，沉積并圖案化掩模(未示出)，半導體材料層160a、162a、160b、162b、160c和162c注入有P+摻雜劑，以形成源極和漏極區域112。然后去除掩模。在圖29中，第二半導體材料114形成在最上部的半導體材料層162c上方，并且第三半導體材料116形成在第二半導體材料114上方。然后，也如圖29所示，在第三半導體材料116上方順序地形成半導體材料層162d、164a、162e、164b、162f和164c。例 如，半導體材料層162d、164a、162e、164b、162f和164c可以包括與半導體材料層160a、162a、160b、162b、160c和162c所述的類似材料和形成方法。在一些實施例中，半導體材料層164a、164b和164c原位摻雜有p型材料。半導體材料層162d、164a、162e、164b、162f和164c中的每一個都可以包括大約0.5nm至大約10nm(諸如大約1nm至大約7nm，或其他的尺寸)的厚度。

在圖30中，如先前的實施例所述，沉積和圖案化掩模(未示出)，并且對半導體材料層162d、164a、162e、164b、162f和164c進行注入，以形成源極和漏極區域112。然后去除掩模。如先前的實施例所述，半導體材料層162d、164a、162e、164b、162f和164c注入有N+摻雜劑，以形成源極和漏極區域122。在圖31中，選擇性的蝕刻工藝用于去除部分半導體材料層160a、160b、160c、164a、164b、164c以及襯底102的部分半導體材料106，從而如圖32所示，保留剩余的部分半導體材料層162a、162b、162c、162d、162e和162f，以形成PFET 132和NFET 134的多個溝道。如圖32所示以及如先前的實施例所述，形成柵極介電層123、柵極材料124/125、接觸件126a和126b以及側面接觸件128。

在圖32所示的PFET 132的溝道區域108’的附圖33中，示出了與圖32所示的示圖垂直的截面圖。PFET 132的溝道區域108’包括三個溝道162a、162b和162c。NFET 134的溝道區域118’包括類似的形狀以及三個溝道162d、162e和162f。圖27至圖33所示的一些實施例示出了包括三個溝道的PFET 132和NFET 134；然而，包括堆疊式PFET 132和堆疊式NFET134的反相器也可以包括兩個溝道或四個或更多的溝道(未示出)。在一些實施例中，PFET 132和NFET 134包括相同數量的溝道。在其他的實施例中，反相器的PFET 132和NFET 134包括不同數量的溝道。

本發明的一些實施例的一些優點包括提供半導體器件，該半導體器件包括具有晶體管的反相器，該反相器包括堆疊式FinFET。反相器包括具有GAA溝道結構的高遷移率的結隔離3D堆疊式FinFET CMOS器件。可以使用循環且順序的外延生長和注入工藝或在形成所有的外延層之后使用注入工藝來制造反相器。其他的區域中的附加的堆疊式或非堆疊式FinFET器 件的制造方法可以集成在用于反相器的制造工藝流程中。反相器具有良好的電路性能，并反相器適用于在低壓下工作，諸如大約0.7V；例如，大約1V或小于1V。作為實例，通過使用外延生長工藝和選擇性的蝕刻工藝來圖案化并且形成溝道區域、源極和漏極區域以及結隔離區域或反相器的晶體管的材料，避免了對于襯底穿孔(TSV)制造、復雜的光刻對準、晶圓與晶圓或芯片與芯片接合以及高縱橫比蝕刻技術的需要。

反相器實現了較高的速度和較高的電路性能。通過用于多個半導體材料層的選擇性的蝕刻工藝來自對準結隔離區域。結隔離區域自然地被夾斷并且具有小泄漏電流或沒有泄漏電流。反相器制造工藝包括3DIC技術，從而導致更高的產量。本文中所述的反相器包括具有極小的物理尺寸和有效的布局使用率的3D堆疊式FinFET/納米線反相器。此外，可以很容易地在現有的制造工藝流程中實現本文所述的制造工藝流程和結構。

在一些實施例中，半導體器件包括：第一FinFET，設置在襯底上方；第二FinFET，設置在第一FinFET上方；以及結隔離材料，設置在第一FinFET的源極與第二FinFET的源極之間。

在其他的實施例中，半導體器件包括設置在襯底上方的第一半導體材料。第一半導體材料包括：第一摻雜區域，包括第一FinFET的源極；第二摻雜區域，包括第一FinFET的漏極；以及第一FinFET的溝道區域，設置在源極與漏極之間。結隔離材料設置在第一FinFET的源極和漏極上方。第二半導體材料設置在結隔離材料和第一半導體材料上方。第二半導體材料包括：第一摻雜區域，包括第二FinFET的源極；第二摻雜區域，包括第二FinFET的漏極；以及第二FinFET的溝道區域，設置在源極與漏極之間。柵極介電層和柵極設置為圍繞第一FinFET和第二FinFET的溝道區域。第一FinFET和第二FinFET的漏極耦合在一起。第一FinFET和第二FinFET包括反相器。

在其他的實施例中，一種制造半導體器件的方法包括：在襯底上方形成第一半導體材料；在第一半導體材料上方形成第二半導體材料；以及在第二半導體材料上方形成第三半導體材料。第四半導體材料形成在第三半導體材料上方。方法包括：將包括第一摻雜劑類型的第一摻雜劑注入第一 半導體材料，以形成第一FinFET的源極和漏極區域；以及將包括第二摻雜劑類型的第二摻雜劑注入第四半導體材料，以形成第二FinFET的源極和漏極區域。部分第二半導體材料和部分第三半導體材料包括結隔離材料。

上面論述了若干實施例的部件，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或實現相同優點的處理和結構。本領域普通技術人員也應該意識到，這種等效構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換以及改變。