半導體元件及其制作方法與流程

本發明涉及一種制作半導體元件的方法，尤其是涉及一種于基底上的高壓元件區制作淺溝隔離與柵極介電層的方法。

背景技術：

在現有半導體產業中，多晶硅系廣泛地應用于半導體元件如金屬氧化物半導體(metal-oxide-semiconductor，MOS)晶體管中，作為標準的柵極填充材料選擇。然而，隨著MOS晶體管尺寸持續地微縮，傳統多晶硅柵極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的柵極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶硅柵極，用以作為匹配高介電常數(High-K)柵極介電層的控制電極。

然而在現今金屬柵極晶體管制作過程中，由于高壓區的柵極介電層通常突出于基底表面，因此高壓區所完成的金屬柵極一般明顯高于低壓區的金屬柵極，使后續以化學機械研磨(chemical mechanical polishing,CMP)制作工藝去除部分層間介電層時容易磨掉大部分高壓區的金屬柵極。因此如何改良現行金屬柵極制作工藝以解決此問題即為現今一重要課題。

技術實現要素：

為解決上述問題，本發明優選實施例揭露一種制作半導體元件的方法。首先提供一基底，然后利用一第一圖案化掩模形成一柵極介電層于基底上，去除第一圖案化掩模，去除部分柵極介電層以及形成一淺溝隔離于柵極介電層兩側的基底中。

本發明另一實施例揭露一種制作半導體元件的方法。首先提供一基底，然后形成一硬掩模于該基底上，形成一圖案化掩模于硬掩模旁，去除部分基底及硬掩模以形成一第一凹槽以及一第二凹槽于第一凹槽兩側，以及形成一 材料層于第一凹槽及第二凹槽內以形成一柵極介電層以及一淺溝隔離于柵極介電層兩側。

本發明又一實施例揭露一種半導體元件，包含一基底具有一低壓區以及一高壓區、一柵極介電層設于高壓區的基底內以及一淺溝隔離設于柵極介電層兩側。

附圖說明

圖1至圖5為本發明第一實施例制作一半導體元件的方法示意圖；

圖6至圖9為本發明第二實施例制作一半導體元件的方法示意圖；

圖10為本發明一實施例的一半導體元件的結構示意圖。

符號說明

12 基底 14 高壓區

16 氧化層 18 圖案化掩模

20 柵極介電層 22 氧化層

24 圖案化掩模 26 凹槽

28 淺溝隔離 30 氧化層

32 基底 34 高壓區

36 氧化層 38 硬掩模

40 圖案化掩模 42 第一凹槽

44 第二凹槽 46 柵極介電層

48 淺溝隔離 50 低壓區

52 柵極結構 54 間隙壁

56 源極/漏極區域 58 層間介電層

60 功函數金屬層 62 低阻抗金屬層

64 氧化層 66 淺溝隔離

具體實施方式

請參照圖1至圖5，圖1至圖5為本發明第一實施例制作一半導體元件的方法示意圖。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(SOI)基板。基底12上定義有一元件區，例如一高壓元件區(或簡稱高壓區 14)，其優選于后續制作工藝中用來制作一高壓半導體元件。在本實施例中，基底12表面可具有一氧化層16，其可為一原生氧化層(native oxide)或可利用臨場蒸氣產生技術(in-situ steam generation,ISSG)于基底12表面所形成的一薄氧化層，用來當作一緩沖氧化(buffer oxide)層，然后再形成一圖案化掩模18于氧化層16上。在本實施例中，圖案化掩模18優選由氮化硅所構成，但不局限于此。

接著如圖2所示，利用圖案化掩模18進行一氧化制作工藝以形成一柵極介電層20于基底12上，其中柵極介電層20優選形成于圖案化掩模18未覆蓋的基底12上且與原本設于基底12表面的氧化層16融為一體。在本實施例中，柵極介電層20優選與氧化層16由相同材料所構成，例如均由氧化硅所構成，且柵極介電層20的厚度優選介于1500埃至1700埃，或更佳為1600埃。

如圖3所示，先利用一干蝕刻或濕蝕刻制作工藝去除圖案化掩模18，然后進行一濕蝕刻制作工藝去除基底12表面的氧化層16及部分柵極介電層20。更具體而言，本實施例于拔除圖案化掩模18后優選以濕蝕刻去除柵極介電層20周圍的氧化層16以暴露出基底12表面，并同時去除部分柵極介電層20，包括去除靠近基底12的外圍柵極介電層20并同時降低原本柵極介電層20的整體厚度。至此形成一約略梯形的柵極介電層20于基底12內，其中柵極介電層20的上表面優選與基底12表面齊平或低于基底12表面，而柵極介電層20靠近并接觸基底12的兩側則分別向下傾斜而構成一約略梯形的形狀。

隨后如圖4所示，先于基底12表面，例如柵極介電層20周圍的基底12上再沉積一氧化層22，用來當作另一緩沖氧化層，然后形成另一圖案化掩模24于氧化層22上并覆蓋部分氧化層22與部分柵極介電層20。在本實施例中，圖案化掩模24與柵極介電層20優選由不同材料所構成，其中圖案化掩模24可選自由氮化硅、氮氧化硅以及氮碳化硅等所構成的群組。

如圖5所示，接著進行另一蝕刻制作工藝，利用圖案化掩模24來去除部分氧化層22、部分基底12以及部分柵極介電層20，以形成一凹槽26于柵極介電層20周圍的基底12中。之后填入一材料層(圖未示)于凹槽26內，去除圖案化掩模24及氧化層22并搭配進行一平坦化制作工藝，例如以CMP方式去除部分材料層以形成一淺溝隔離28環繞并直接接觸柵極介電層20且 淺溝隔離28與柵極介電層20上表面均與基底12表面齊平。在本實施例中，材料層及柵極介電層20優選包含相同材料，例如兩者均由氧化硅所構成。此外，依據本發明另一實施例，又可選擇性于填入材料層后先以CMP方式去除部分材料層并停止于圖案化掩模24表面，接著去除圖案化掩模24以形成淺溝隔離28。由于此時間點的淺溝隔離28與柵極介電層20表面可能略高于基底12表面，可再利用后續所進行的清洗制作工藝使淺溝隔離28與柵極介電層20表面與基底12表面齊平。若氧化層22未被完全去除，之后可擇性去除氧化層22，或直接進行另一氧化制作工藝形成另一氧化層30于基底12、柵極介電層20與淺溝隔離28表面，用來當作其他低壓半導體元件的柵極介電層。至此即完成本發明第一實施例的一半導體元件的制作。

請參照圖6至圖9，圖6至圖9為本發明第二實施例制作一半導體元件的方法示意圖。如圖6所示，首先提供一基底32，例如一硅基底或硅覆絕緣(SOI)基板。基底32上定義有一元件區，例如一高壓元件區(或簡稱高壓區34)，其優選于后續制作工藝中用來制作一高壓半導體元件。如同第一實施例，基底32表面設有一氧化層36，其可為一原生氧化層(native oxide)或利用臨場蒸氣產生技術(in-situ steam generation,ISSG)所形成的一薄氧化層，用來當作另一緩沖氧化層。接著形成一硬掩模38于氧化層36上，其中硬掩模38優選由氧化硅所構成，但不局限于此。在本實施例中，硬掩模38的形成方式可先全面沉積一由氧化硅所構成的材料層于氧化層36上，然后利用光刻暨蝕刻方式去除部分材料層以形成硬掩模38。

然后如圖7所示，形成一圖案化掩模40于硬掩模38旁的氧化層36上，例如環繞整個硬掩模38。在本實施例中，硬掩模38及圖案化掩模40優選由不同材料所構成，例如當硬掩模38由氧化硅所構成時，圖案化掩模40可選自由氮化硅、氮氧化硅及碳氧化硅等所構成的群組。

如圖8所示，接著進行一蝕刻制作工藝，利用圖案化掩模40為掩模去除硬掩模38、部分氧化層36及部分基底32，以于基底32中形成一第一凹槽42及第二凹槽44環繞第一凹槽42。值得注意的是，本實施例利用蝕刻去除硬掩模38與部分基底32時優選利用硬掩模38與基底32之間蝕刻選擇比的不同，亦即氧化硅與純硅之間不同的蝕刻選擇比來形成第一凹槽42與第二凹槽44。由于氧化硅所構成的硬掩模38相較于純硅所構成的基底32具有較低的蝕刻率，本實施例利用前述蝕刻制作工藝所形成的第一凹槽42與第 二凹槽44分別具有不同深度，例如第一凹槽42的底表面優選低于基底32的上表面但高于第二凹槽44的底表面。

隨后如圖9所示，形成一優選由氧化硅所構成的材料層(圖未示)于第一凹槽42與第二凹槽44內及圖案化掩模40上，并利用一平坦化制作工藝，例如以CMP去除部分材料層、圖案化掩模40與氧化層36，使第一凹槽42與第二凹槽44內所剩余的材料層與基底32表面齊平，以于原本第一凹槽42的位置形成一柵極介電層46以及于原本第二凹槽44的位置形成一淺溝隔離48直接接觸柵極介電層46，且淺溝隔離48與柵極介電層46上表面均與基底32表面齊平。若氧化層36于CMP過程中與圖案化掩模40被一同去除，可再選擇性進行一氧化步驟形成另一氧化層64于基底32、淺溝隔離48與柵極介電層46表面，且此氧化層64也可以當作其他低壓半導體元件的柵極介電層。至此即完成本發明第二實施例的制作。

請繼續參照圖10，本發明于形成圖5或圖9的淺溝隔離后可依據制作工藝需求搭配低壓區進行后續晶體管制作工藝，包括于低壓區50及高壓區34的氧化層64上分別形成一柵極結構52，其中低壓區50的柵極結構52上表面優選與高壓區34的柵極結構52上表面齊平，且低壓區50的淺溝隔離66與高壓區34中源極/漏極區域56外圍的淺溝隔離66也可選擇性與高壓區34的淺溝隔離48一同制作完成。

在本實施例中，柵極結構52的制作方式可依據制作工藝需求以先柵極(gate first)制作工藝、后柵極(gate last)制作工藝的先柵極介電層(high-k first)制作工藝以及后柵極制作工藝的后柵極介電層(high-k last)制作工藝等方式制作完成。以本實施例的先柵極介電層制作工藝為例，可先于低壓區50及高壓區34的基底32上分別形成一包含高介電常數介電層與多晶硅材料所構成的虛置柵極(圖未示)，然后于虛置柵極側壁形成間隙壁54。接著于間隙壁54兩側的基底32中形成一源極/漏極區域56與外延層(圖未示)、形成一接觸洞蝕刻停止層(圖未示)覆蓋虛置柵極，并形成一由四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)所組成的層間介電層58于接觸洞蝕刻停止層上。

之后可進行一金屬柵極置換(replacement metal gate)制作工藝，先平坦化部分的層間介電層58及接觸洞蝕刻停止層，并再將虛置柵極轉換為一金屬柵極。金屬柵極置換制作工藝可包括先進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨 (Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除虛置柵極中的多晶硅材料以于層間介電層58中形成一凹槽。之后形成一至少包含U型功函數金屬層60與低阻抗金屬層62的導電層于該凹槽內，并再搭配進行一平坦化制作工藝使U型功函數金屬層60與低阻抗金屬層62的表面與層間介電層58表面齊平，以形成柵極結構52的柵極電極。此外，上述兩實施例均是在高壓區的柵極兩側下方分別形成一淺溝隔離，但視元件特性需求的不同，也可以只在高壓區的柵極單一側下方形成有淺溝隔離，甚至是僅在高壓區中形成一厚而平坦的柵極介電層且完全埋設于基底內。

在本實施例中，功函數金屬層60優選用以調整形成金屬柵極的功函數，使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數金屬層60可選用功函數為3.9電子伏特(eV)～4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若晶體管為P型晶體管，功函數金屬層60可選用功函數為4.8eV～5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層60與低阻抗金屬層62之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層62則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由于依據金屬柵極置換制作工藝將虛置柵極轉換為金屬柵極乃此領域者所熟知技術，在此不另加贅述。

綜上所述，本發明主要揭露一種于高壓元件區制作柵極介電層與淺溝隔離的方法，其中依據前述兩種實施例所完成的柵極介電層可完全埋設于基底內，例如高壓區與低壓區的柵極介電層的上表面與基底上表面齊平或低于基底上表面，換句話說，較厚的高壓區的柵極介電層是向下深入基底中。由于高壓區的柵極介電層不突出于基底表面，后續整合低壓區的金屬柵極制作工藝時，低壓區的金屬柵極以及高壓區的金屬柵極便會一起相切齊于層間介電層的頂面，而使高壓區的金屬柵極便不至因突出的柵極介電層而被CMP制作工藝磨掉。

以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，都應屬本發明的涵蓋范圍。