包括FinFET的半導體器件及其制造方法與流程

本發明涉及半導體集成電路，更具體地，涉及具有鰭式場效應晶體管(FET)的半導體器件及其制造工藝。

背景技術：

隨著半導體工業在追求更高的器件密度、更高的性能和更低的成本中進入到納米技術工藝節點，來自制造和設計問題的挑戰已經導致諸如鰭式場效應晶體管(FinFET)的三維設計的發展。FinFET器件通常包括具有高高寬比的半導體鰭，在半導體鰭中形成半導體晶體管器件的溝道和源極/漏極區。利用溝道和源極/漏極區的增大的表面面積的優勢，在鰭器件上方并且沿著(例如，包裹)鰭器件的側壁形成柵極以產生更快、更可靠和更好控制的半導體晶體管器件。此外，利用選擇性地生長的硅鍺(SiGe)的FinFET的源極/漏極(S/D)部分中的應變材料可以用于增強載流子遷移率。例如，施加至PMOS器件的溝道的壓縮應力有利地增強溝道中的空穴遷移率。類似地，施加至NMOS器件的溝道的拉伸應力有利地增強溝道中的電子遷移率。

然而，在互補金屬氧化物半導體(CMOS)制造中采用這樣的部件和工藝存在挑戰。

技術實現要素：

為了解決現有技術中存在的問題，本發明提供了一種半導體器件，包括：用于鰭式場效應晶體管(FET)的鰭結構，所述鰭結構包括從襯底突出的基底層、設置在所述基底層上方的中間層和設置在所述中間層上方的上層；以及保護層，由防止下面的層氧化的材料制成，其中：所述中間層包括設置在所述基底層上方的第一半導體層，并且所述保護層覆蓋所述第 一半導體層的至少側壁。

在上述半導體器件中，其中，所述中間層還包括設置在所述第一半導體層上方的第二半導體層，所述上層是包括SiGe的溝道層，所述保護層覆蓋所述第二半導體層的側壁的部分，以及所述保護層不覆蓋所述上層的側壁并且與所述溝道層間隔開。

在上述半導體器件中，其中，所述保護層的厚度為1nm至10nm。

在上述半導體器件中，其中，所述保護層由氮化硅制成。

在上述半導體器件中，其中，所述保護層與開口的底部間隔開2nm至20nm的距離。

根據本發明的另一實施例，提供了一種半導體器件，包括：用于第一鰭式場效應晶體管(FET)的第一鰭結構，所述第一鰭結構包括從襯底突出的第一基底層、設置在所述第一基底層上方的第一中間層和設置在所述第一中間層上方的第一溝道層；和第一保護層，由防止下面的層氧化的材料制成；用于第二FinFET的第二鰭結構，所述第二鰭結構包括從所述襯底突出的第二基底層、設置在所述第二基底層上方的第二中間層和設置在所述第二中間層上方的第二溝道層；和第二保護層，覆蓋所述第二基底層的側壁、所述第二中間層的側壁和所述第二溝道層的側壁，其中：所述第一溝道層由SiGe制成，所述第一中間層包括設置在所述第一基底層上方的第一半導體層和設置在所述第一半導體層上方的第二半導體層，以及所述第一保護層覆蓋所述第一基底層的側壁、所述第一半導體層的側壁和所述第二半導體層的部分的側壁。

在上述半導體器件中，其中，所述第一保護層與所述第一溝道層間隔開。

在上述半導體器件中，其中，所述第一保護層的高度小于所述第二保護層的高度。

在上述半導體器件中，其中，所述第一保護層的高度基本上等于所述第二保護層的高度。

在上述半導體器件中，其中，覆蓋所述第二半導體層的部分的側壁的所述第一保護層的距離為1nm至10nm。

在上述半導體器件中，其中，所述第一保護層與所述第一溝道層間隔開2nm至20nm的距離。

在上述半導體器件中，其中，所述第一溝道層的寬度至多為40nm。

在上述半導體器件中，其中，所述半導體器件還包括：第一柵極介電層，設置在所述第一溝道層上方；第一柵電極，設置在所述第一柵極介電層上方；第二柵極介電層，設置在所述第二溝道層上方；以及第二柵電極，設置在所述第二柵極介電層上方。

在上述半導體器件中，其中，所述半導體器件還包括：第一柵極介電層，設置在所述第一溝道層上方；第一柵電極，設置在所述第一柵極介電層上方；第二柵極介電層，設置在所述第二溝道層上方；以及第二柵電極，設置在所述第二柵極介電層上方，其中，所述半導體器件還包括：第一金屬層，設置在所述第一柵極介電層和所述第一柵電極之間；以及第二金屬層，設置在所述第二柵極介電層和所述第二柵電極之間。

在上述半導體器件中，其中，所述第二中間層的側壁由SiGe氧化物覆蓋。

根據本發明的又一實施例，提供了一種制造半導體器件的方法，包括以下步驟：形成鰭結構，所述鰭結構包括下層、設置在所述下層上方的中間層和設置在所述中間層上方的上層；在所述鰭結構的至少側壁上形成保護層以覆蓋所述中間層的側壁，所述保護層由防止下面的層氧化的材料制成；形成隔離絕緣層，使得具有所述保護層的所述鰭結構嵌入在所述隔離絕緣層中；去除所述上層和所述隔離絕緣層的部分，從而使得在所述隔離絕緣層中形成開口；以及在所述開口中形成溝道層。

在上述方法中，其中，所述方法還包括：去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上，其中，所述開口的底部與所述保護層間隔開。

在上述方法中，其中，所述方法還包括：去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上，其中，所述開口的底部與所述保護層間 隔開，其中，去除所述保護層的部分的步驟包括以下步驟：形成犧牲層，從而使得具有所述保護層的所述鰭結構嵌入在所述犧牲層中；減小所述犧牲層的厚度；去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上；以及去除厚度已經減小的所述犧牲層。

在上述方法中，其中，所述方法還包括：去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上，其中，所述開口的底部與所述保護層間隔開，其中，去除所述保護層的部分的步驟包括以下步驟：形成犧牲層，從而使得具有所述保護層的所述鰭結構嵌入在所述犧牲層中；減小所述犧牲層的厚度；去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上；以及去除厚度已經減小的所述犧牲層，其中，所述犧牲層是樹脂層。

在上述方法中，其中，所述方法還包括：去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上，其中，所述開口的底部與所述保護層間隔開，其中，去除所述保護層的部分的步驟包括以下步驟：形成第一絕緣層；減小所述第一絕緣層的厚度；和去除覆蓋所述上層的所述保護層的部分，從而使得所述保護層保留在所述下層的側壁、所述中間層的側壁和所述上層的底部的側壁上，以及形成隔離絕緣層的步驟包括以下步驟：在厚度已經減小的所述第一絕緣層上形成第二絕緣層。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據本發明的一個實施例的FinFET器件的示例性截面圖；

圖2至圖9示出了根據本發明的實施例的用于制造FinFET器件的示例 性工藝；

圖10是根據本發明的另一實施例的FinFET器件的示例性截面圖；

圖11至圖16示出了根據本發明的另一實施例的用于制造FinFET器件的示例性工藝；

圖17至圖20示出了根據本發明的另一實施例的用于制造FinFET器件的其他示例性工藝。

具體實施方式

以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。此外，術語“由…制成”可以意指“包括”或“由…構成”。

圖1示出了根據本發明的一個實施例的FinFET器件的示例性截面圖。FinFET器件包括n溝道FinFET 200和p溝道FinFET 100。雖然在圖中單獨地示出了n溝道FinFET 200和p溝道FinFET 100，但是n溝道FinFET 200和p溝道FinFET 100設置在相同的半導體器件中，并且在p溝道FinFET區域和n溝道FinFET區域中連續地形成一些層。

p溝道FinFET 100的第一鰭結構110包括從襯底10突出的第一基底層 111。在該實施例中，襯底10是硅襯底。可選地，襯底10可以包括其他元素半導體，諸如鍺；化合物半導體，包括諸如SiC和SiGe的IV-IV族化合物半導體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導體；或它們的組合。在一個實施例中，襯底10是SOI(絕緣體上硅)襯底的硅層。諸如非晶Si或非晶SiC的非晶襯底或者諸如氧化硅的絕緣體也可以用作襯底10。襯底10可以包括已經被合適地摻雜(例如，p型或n型導電性)的多個區域。

在第一基底層111上方設置第一中間層114，并且在第一中間層114上方設置第一溝道層115(p溝道層)。第一基底層111可以由與襯底10相同的材料制成并且可以從襯底10連續地延伸。第一中間層114包括設置在第一基底層111上方的第一半導體層112和設置在第一半導體層112上方的第二半導體層113，第二半導體層113是第一應變層。在一些實施例中，第一半導體層112是SiGe層，并且第二半導體層113是Si層。在一些實施例中，第二半導體層113的寬度W1在約8nm至約28nm的范圍內。在一些實施例中，第一溝道層115由SiGe制成。由于Si應變層113和SiGe溝道層115的異質結構，壓縮應力施加至p溝道FinFET的溝道。在一些實施例中，第一SiGe層的厚度T1在約2nm至約40nm的范圍內。在一些實施例中，溝道層115的平均寬度大于第一應變層113的平均寬度。在第一應變層113和溝道層115之間的界面處，溝道層115的寬度大于第一應變層113的寬度。在一些實施例中，溝道層115的平均寬度可以等于或小于第一應變層113的平均寬度。

n溝道FinFET 200的第二鰭結構210包括從襯底10突出的第二基底層211、設置在第二基底層211上方的第二應變層212以及設置在第二應變層212上方的第二溝道層213(n溝道層)。第二基底層211可以由與襯底10相同的材料制成并且可以從襯底10連續地延伸。在一些實施例中，第二應變層212是由SiGe制成，并且第二溝道層213由Si制成。在一些實施例中，溝道層213的寬度W3在約8nm至約28nm的范圍內。由于SiGe應變層212和Si溝道層213的異質結構，拉伸應力施加至n溝道FinFET的溝 道。在一些實施例中，第二應變層212的厚度T2在約2nm至約40nm的范圍內。

在本發明的n溝道FinFET 200中，第二應變層212還包括設置在第二應變層212的側壁上方的SiGe氧化物層214。SiGe氧化物層214對第二溝道層213引起額外的拉伸應力。在一些實施例中，SiGe氧化物層214的厚度T3在約1nm至約10nm的范圍內。在特定實施例中，SiGe氧化物層214的厚度T3在約2nm至約5nm的范圍內。由于氧在SiGe層的中心處擴散得更快，并且因此SiGe層的中心氧化得更快，SiGe氧化物層214變成如圖1所示的“眼睛”形狀。

在本發明中，截面圖中的鰭結構的形狀是錐形(例如，梯形)。然而，該形狀不限于梯形。在一些實施例中，截面圖中的鰭結構的形狀可以是反向梯形、矩形、凸形或它們的混合形狀。鰭結構的部分(例如，基底層、中間層、應變層和/或溝道層)可以是錐形和/或矩形的。此外，可以使鰭結構的拐角(例如，溝道層的拐角)變圓。

鰭結構的每層均摻雜有適當的雜質。對于p溝道FinFET 100，溝道層115摻雜有硼(B)或BF₂，而對于n溝道FinFET 200，溝道層213摻雜有砷和/或磷。

p溝道FinFET 100的第一鰭結構110的側壁和n溝道FinFET 200的第二鰭結構210的側壁分別由保護層140和240覆蓋。保護層由防止下面的層氧化的材料制成。在一些實施例中，保護層由氮化硅(SiN)制成。在一些實施例中，保護層的厚度T4在約1nm至約10nm的范圍內。在特定實施例中，保護層140的厚度T4在約2nm至約5nm的范圍內。在一些實施例中，從襯底測量的第一保護層140的高度比第二保護層240的高度小一段距離，該距離在約10nm至約50nm的范圍內。

p溝道FinFET 100的第一鰭結構110和n溝道FinFET 200的第二鰭結構210分別通過隔離絕緣層130彼此電隔離并且與鄰近的器件電隔離。該隔離稱為STI(淺溝槽隔離)。在一些實施例中，隔離絕緣層130包括通過例如可流動化學汽相沉積(CVD)形成的二氧化硅。

p溝道FinFET 100還包括設置在第一溝道層115上方的柵極介電層121 和第一柵電極120。在一些實施例中，由柵電極120覆蓋的第一溝道層115的寬度W2可以在約5nm至約40nm的范圍內。n溝道FinFET 200也包括設置在第二溝道層213上方的柵極介電層121和第二柵電極220。在一些實施例中，由柵電極220覆蓋的第二溝道(n溝道)層213的寬度W3可以在約2nm至約20nm的范圍內。在一些實施例中，p溝道FinFET和n溝道FinFET的柵極介電層的材料可以不同。

柵極介電層121包括諸如氧化硅、氮化硅或高k介電材料的介電材料、其他合適的介電材料和/或它們的組合。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他合適的高k介電材料和/或它們的組合。

柵電極120和220包括諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或它們的組合的任何合適的材料。可以使用后柵極或替代柵極方法形成柵極結構。

在本發明的特定實施例中，功函調整層122和222可以插入在柵極介電層121和柵電極120、220之間。功函調整層由諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層或者這些材料的兩種以上的多層的導電材料制成。對于n溝道FinFET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種用作功函調整層，而對于p溝道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一種或多種用作功函調整層。

圖2至圖9示出了根據一個實施例的FinFET器件的示例性順序工藝的截面圖。應該理解，在由圖2至圖9示出的工藝之前、期間和之后可以提供額外的操作，并且對于方法的額外實施例，可以替代或消除下面描述的一些操作。操作/工藝的順序可以是可互換的。

如圖2所示，提供了基底層300、中間半導體層310和上半導體層320的堆疊層。在一個實施例中，基底層300是硅，中間半導體層310是SiGe層，并且上半導體層320是硅。硅基底層300是硅襯底或SOI(絕緣體上 硅)襯底的硅層。SiGe中間層310是外延生長的層并且表示為Si_xGe_(1-x)，其中，x在約0.1至約0.9的范圍內。在一些實施例中，SiGe中間層310的厚度在約10nm至約100nm的范圍內。在特定實施例中，SiGe中間層310的厚度在約30nm至約70nm的范圍內。在一些實施例中，Si上層320是外延生長的層并且具有在約20nm至約70nm的范圍內的厚度。在特定實施例中，Si上層320的厚度在約30nm至約50nm的范圍內。

如圖2所示，進一步在上半導體層320上方形成掩模層。例如，在一些實施例中，掩模層包括襯墊氧化物(例如，氧化硅)層330和氮化硅掩模層340。在一些實施例中，襯墊氧化物層330的厚度在約2nm至約15nm的范圍內，并且氮化硅掩模層340的厚度在約10nm至約50nm的范圍內。

如圖3所示，通過使用圖案化工藝，形成襯墊氧化物層330和氮化硅掩模層340的硬掩模圖案345。在一些實施例中，硬掩模圖案345的寬度在約5nm至約40nm的范圍內。在特定實施例中，硬掩模圖案的寬度在約10nm至約30nm的范圍內。

如圖3所示，通過將硬掩模圖案345用作蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將Si基底層300、SiGe中間層310和Si上層320圖案化成鰭結構110、210。

如圖4所示，氧化n溝道鰭結構的SiGe層212的側壁以形成SiGe氧化物層214。為了選擇性地氧化第二鰭結構210的SiGe層212，由氮化硅層(未示出)覆蓋p溝道FinFET的第一鰭結構110。然后，選擇性地氧化SiGe層212。雖然也氧化Si基底層211和Si上層213，但是由于SiGe(尤其是Ge)比Si氧化得快，可以選擇性地形成SiGe氧化物層214。在一些實施例中，可以通過在包含氧氣(O₂)、O₂和氫氣(H₂)或水蒸氣(H₂O)的環境中在約300℃至約1000℃的范圍內的溫度下退火或加熱來氧化SiGe層。由于由氮化硅層覆蓋SiGe層112的側壁，p溝道鰭結構的SiGe層112未氧化。在選擇性地氧化SiGe層212之后，例如通過干蝕刻或濕蝕刻去除覆蓋p溝道鰭結構的氮化硅層。由于氧在SiGe層的中心處擴散得更快，并且因此SiGe層的中心氧化得更快，所以SiGe氧化物層214變成如圖4所示的“眼睛”形狀。

如圖5所示，形成保護層140和240以分別覆蓋第一鰭結構110和第二鰭結構210。保護層140和240由防止下面的層氧化的材料制成。在本實施例中，氮化硅(SiN)用作保護層。SiCN、SiOCN或SiC也可以用作保護層。可以通過物理汽相沉積(PVD)(濺射)、化學汽相沉積(CVD)、等離子體增強化學汽相沉積(PECVD)、大氣壓化學汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其他工藝來沉積SiN層。在一些實施例中，在LPCVD或等離子體CVD工藝中，使用諸如Si₂H₆、SiH₄和/或Si₂Cl₆的硅源和諸如NH₃和/或N₂的氮源，并且在約0.01托至10托(約1.33Pa至約1333Pa)的范圍內的降低的氣壓下，在約室溫至約1000℃的范圍內的溫度下形成SiN膜。

在一些實施例中，保護層的厚度在約1nm至約10nm的范圍內。在特定實施例中，保護層的厚度在約2nm至約5nm的范圍內。

只要保護層140和240完全覆蓋SiGe層112和212的側壁，保護層不必覆蓋Si基底層111、211和Si上層113、213的整個側壁。換句話說，保護層可以部分地覆蓋Si基底層111、211和Si上層113、213的側壁。

接下來，如圖6所示，形成隔離絕緣層130。p溝道區和n溝道區的隔離絕緣層130基本相同，均位于n溝道FinFET和p溝道FinFET之間并且同時形成。例如，隔離絕緣層130由通過LPCVD(低壓化學汽相沉積)、等離子體CVD或可流動CVD形成的二氧化硅制成。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。如它們的名稱所暗示的，可流動介電材料在沉積期間可以“流動”以高高寬比地填充間隙或間隔。通常，將多種化學物質添加到含硅前體中以允許沉積的膜流動。在一些實施例中，添加氮氫鍵合物。可流動介電前體的實例(具體地，可流動氧化硅前體)包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或諸如三甲基烷基胺(TSA)的甲基烷基胺。以多操作工藝形成這些可流動氧化硅材料。在沉積可流動膜之后，使可流動膜固化并且然后退火以去除不期望的元素，從而形成氧化硅。當去除不期望的元素時，可流動膜致密并且收縮。在一些實施例中，進行多個退火工藝。在諸如在約1000℃至 約1200℃的范圍內的溫度下不止一次地固化并且退火可流動膜，并且持續諸如總共30小時以上的時間。在一些實施例中，可以通過SOG形成隔離絕緣層130。SiO、SiON、SiOCN或摻雜的氟化硅酸鹽玻璃(FSG)可以用作隔離絕緣層。

在形成隔離絕緣層130之后，實施熱工藝(例如，退火工藝)以改進隔離絕緣層的質量。由于SiGe層112和212的側壁分別由保護層140和240覆蓋，因此在用于形成隔離絕緣層130的熱工藝期間SiGe層112和212未被氧化。

如圖7所示，通過例如化學機械拋光(CMP)方法或諸如回蝕刻工藝的其他平坦化方法去除硬掩模圖案345以及隔離絕緣層130和保護層140和240的頂部。可以稍微地蝕刻Si上層113和213的頂部。

接下來，如圖8所示，在n溝道FinFET區域中的隔離絕緣層130上方形成保護硬掩模層350，例如，氮化硅(在一些實施例中，在約10nm至約50nm的范圍內)和氧化硅(在一些實施例中，在約5nm至50nm的范圍內)的雙層。保護硬掩模層350保護n溝道FinFET免受對p溝道FinFET實施的隨后的工藝的影響。通過使用圖案化工藝，通過部分地去除隔離絕緣層130、保護層140和第一硅層113形成開口116。在一些實施例中，開口116的頂部的寬度Wo1在約5nm至約40nm的范圍內，開口116的底部的寬度Wo2在約5nm至約40nm的范圍內，并且開口116的深度Do1在約10nm至約50nm的范圍內。在一個實施例中，開口116的底部的寬度大于開口116的頂部的寬度。然而，開口116的底部的寬度可以與開口116的頂部的寬度相同或小于開口116的頂部的寬度。開口116的截面形狀可以是梯形、反向梯形、矩形或桶形。在開口的底部上，暴露Si層113的蝕刻表面。

然后，在Si層113的暴露表面上外延生長SiGe層115以填充開口116。可以通過將SiH₄和/或SiH₂Cl₂和GeH₄用作源氣體，在約500℃至700℃的范圍內的溫度和約10托至100托(約133Pa至約1333Pa)的范圍內的壓力下實施SiGe層的外延生長。

在一些實施例中，SiGe層115表示為Si_xGe_(1-x)，其中，x在約0.1至約0.9的范圍內。隨后，如圖9所示，例如，通過CMP方法去除不必要的 SiGe層和保護硬掩模350。

如圖9所示，在形成鰭結構110、210之后，形成如圖1所示的柵極結構。

通過CVD、PVD、ALD、電子束蒸發或其他合適的工藝形成柵極介電層121。當柵極介電層121是氧化硅時，SiH₄、Si₂H₆和/或Si₂Cl₆用作源氣體。當柵極介電層121是氮化硅時，SiH₄、Si₂H₆和/或Si₂Cl₆和NH₃用作源氣體。當柵極介電層121是氧化鉿、氧化鋯、氧化鋁或氧化鈦時，包括Hf、Zr、Al或Ti的金屬氫化物、金屬氯化物和/或有機金屬用作源氣體。

可以通過使用ALD、PVD、CVD、電子束蒸發、電鍍或其他合適的工藝的膜形成工藝以及圖案化工藝形成柵電極120和220。包括Ti、Ta、Co、Si、Zr、Al或W的金屬氫化物、金屬氯化物和/或有機金屬用作源氣體。此外，可以單獨地形成用于n溝道FinFET 200和p溝道FinFET 100的柵電極120和220，柵電極120和220可以使用不同的金屬層。可以使用后柵極或替代柵極方法形成柵極結構。

圖10示出了根據本發明的另一實施例的FinFET器件的示例性截面圖。FinFET器件包括p溝道FinFET 100A和n溝道FinFET 200A。雖然在圖中單獨地示出了n溝道FinFET 200A和p溝道FinFET 100A，但是n溝道FinFET 200A和p溝道FinFET 100A設置在相同的半導體器件中，并且在p溝道FinFET區域和n溝道FinFET區域中連續地形成一些層。在最低限度上，在保護層的結構上，該實施例的FinFET器件與以上描述的實施例不同。

如圖10所示，用于p溝道FinFET的保護層140A覆蓋第一基底層111的側壁和SiGe層112的側壁，但是僅覆蓋應變層113的側壁的部分。結果，保護層140A與第一溝道層115A間隔開。

在一些實施例中，覆蓋應變層113的側壁的部分的第一保護層的距離(長度L1)在約1nm至約10nm的范圍內以有效地保護SiGe層。在特定實施例中，距離L1在約2nm至約5nm的范圍內。在一些實施例中，第一保護層140A和第一溝道層115A之間的距離(間隔L2)在約2nm至約20nm的范圍內，從而允許溝道的寬度更小。在特定實施例中，距離L2在約4nm至約10nm的范圍內。

在該實施例中，由柵電極120覆蓋的第一溝道層的寬度W1至多為約40nm。在特定實施例中，寬度W1至多為約30nm。在應變層113和SiGe溝道層115A之間的界面處，SiGe溝道層115A的寬度大于應變層113的寬度。在一些實施例中，溝道層115A的平均寬度可以等于或小于應變層113的平均寬度。

類似地，在一些實施例中，在n溝道FinFET 200A中，保護層240A僅覆蓋應變層213的底部，覆蓋的距離在約1nm至約10nm的范圍內。在特定實施例中，該距離在約2nm至約5nm的范圍內。

在該實施例中，第一保護層140A的高度基本等于第二保護層240A的高度。在此，“基本等于”意指差小于2nm至3nm。當鰭結構的深度不均勻時，可以從與鰭結構的平均深度對應的平面測量從襯底的高度。

圖11至圖16示出了根據另一實施例的FinFET器件的示例性順序工藝的截面圖。應該理解，在由圖11至圖16示出的工藝之前、期間和之后可以提供額外的操作，并且對于方法的額外實施例，可以替代或消除下面描述的一些操作。操作/工藝的順序可以是可互換的。

第二實施例的FinFET的制造方法包括與圖2至圖5中示出的相同的步驟。

在形成圖5中示出的鰭結構之后，形成犧牲層360，使得鰭結構嵌入在犧牲層360中。鰭結構110A和210A可以完全地或部分地嵌入在犧牲層360中。在該實施例中，犧牲層是光刻膠層。通過旋涂形成光刻膠層。

然后如圖12所示，通過例如回蝕刻工藝減小犧牲層360的厚度以暴露鰭結構的部分。在特定實施例中，可以通過使用包括O₂以及CF₄和CHF₃中的至少一種的等離子體，在約0℃至約300℃的范圍內的溫度和約1托至約10托(約133Pa至約1333Pa)的范圍內的壓力下實施光刻膠的回蝕刻工藝。通過調整蝕刻時間，可以獲得剩余的光刻膠層的期望厚度。在本發明中，在一些實施例中，厚度T1調整為大于SiGe層112、212的高度約1nm至約10nm的范圍內。

代替回蝕刻厚光刻膠層，例如，通過調整旋涂條件直接形成具有厚度T1的光刻膠的薄犧牲層是可能的。可以以任何有機樹脂(例如，非光敏樹 脂)層或無機層替代光刻膠層。可以使用底部抗反射涂層的材料。

接下來，如圖13所示，通過等離子體蝕刻或濕蝕刻去除SiN保護層的上部。在特定實施例中，也在該工藝中去除硬掩模圖案345。

通過例如灰化工藝和/或濕清洗工藝去除剩余的犧牲層360。如圖14所示，類似于圖6和圖7，形成隔離絕緣層130并且去除硬掩模圖案345。

在去除保護層的部分之后，第一保護層140A的高度和第二保護層240A的高度彼此基本相等。

然后，如圖15所示，類似于圖8，在n溝道FinFET區域中的隔離絕緣層130上方形成保護硬掩模層350。通過使用圖案化工藝，通過部分地去除隔離絕緣層130和第一硅層113形成開口117。在一些實施例中，開口117的頂部的寬度Wo3在約5nm至約40nm的范圍內，開口117的底部的寬度Wo4在約5nm至約40nm的范圍內，并且開口117的深度Do2在約10nm至約100nm的范圍內。在一個實施例中，開口117的底部的寬度Wo4大于開口117的頂部的寬度Wo3。然而，開口117的底部的寬度可以與開口117的頂部的寬度相同或小于開口117的頂部的寬度。開口117的截面形狀可以是梯形、反向梯形、矩形或桶形。在開口的底部上，暴露應變層113的蝕刻表面。

在該實施例中，由于當形成開口117時不必蝕刻SiN保護層，所以可以使開口117的寬度更小。

然后，在Si層113的暴露表面上外延生長SiGe層115A以填充開口117。隨后，如圖16所示，例如，通過CMP方法去除不必要的SiGe層和保護硬掩模350。

如圖16所示，在形成鰭結構110A、210A之后，形成如圖10所示的柵極結構。

圖17至圖20示出了根據另一實施例的FinFET器件的示例性順序工藝的截面圖。另一實施例的FinFET的制造方法包括與圖2至圖5中示出的相同的步驟。

如圖17所示，在形成圖5中示出的鰭結構之后，形成絕緣層370，使得鰭結構110A、210A嵌入在絕緣層370中。鰭結構110A和210A可以完 全地或部分地嵌入在絕緣層370中。絕緣層370由與隔離絕緣層相同的材料制成并且通過LPCVD、等離子體CVD、可流動CVD或SOG方法形成。

然后，如圖18所示，類似于圖12，例如，通過回蝕刻工藝減小絕緣層370的厚度以暴露鰭結構的部分。可以通過干蝕刻或濕蝕刻實施回蝕刻工藝。通過調整蝕刻時間，可以獲得剩余的絕緣層370的期望厚度。在本發明中，在一些實施例中，厚度T1調整為大于SiGe層112、212的高度約1nm至約10nm的范圍內。

在另一實施例中，例如，通過調整LPCVD、等離子體CVD、可流動CVD或SOG方法中的沉積條件直接形成具有厚度T1的薄絕緣層。

接下來，如圖19所示，類似于圖13，通過等離子體蝕刻或濕蝕刻去除SiN保護層的上部。在該工藝中也可以去除硬掩模圖案345。

如圖20所示，在部分地去除SiN保護層之后，在剩余的絕緣層370上沉積額外的絕緣層380，并且通過使用CMP工藝實施平坦化工藝。額外的絕緣層380由與隔離絕緣層相同的材料制成，并且通過LPCVD、等離子體CVD、可流動CVD或SOG形成。絕緣層370和額外的絕緣層380構成隔離絕緣層130。用于絕緣層370的材料和形成方法可以與用于額外的絕緣層380的材料和形成方法不同。

在完成圖20中示出的工藝之后，實施與圖15和圖16中示出的相同的工藝以完成鰭結構。在形成如圖16所示的鰭結構110A、210A之后，形成如圖10所示的柵極結構。

在該實施例中，如圖18至圖20所示，絕緣層370保留并且進一步沉積額外的絕緣層380。然后，在圖19中示出的工藝之后，去除剩余的絕緣層370是可能的，并且形成額外的絕緣層380(即，隔離絕緣層)，類似于圖13至圖14中示出的工藝。

本文中描述的各個實施例提供了優于現有技術的若干優勢。例如，在本發明中，由于鰭結構中的中間SiGe層由保護層(例如，SiN)覆蓋以防止氧化，可以有效地防止SiGe層在諸如退火的后續加熱工藝中的氧化。此外，可以防止在后續加熱過程中可能發生的應變松弛和鰭彎曲。此外，通過在形成用于p溝道SiGe層的開口之前去除保護層，可以進一步減小p溝 道FinFET的鰭結構的寬度。

將理解，不是所有優勢都是本文中必須討論的，沒有特定優勢對于所有實施例都是需要的，并且其他實施例可以提供不同的優勢。

根據本發明的一個方面，一種半導體器件包括用于鰭式場效應晶體管(FET)的鰭結構。鰭結構包括從襯底突出的基底層、設置在基底層上方的中間層以及設置在中間層上方的上層。鰭結構還包括由防止下面的層氧化的材料制成的保護層。中間層包括設置在基底層上方的第一半導體層，并且保護層覆蓋第一半導體層的至少側壁。

根據本發明的另一方面，一種半導體器件包括用于第一FinFET的第一鰭結構和用于第二FinFET的第二鰭結構。第一鰭結構包括從襯底突出的第一基底層、設置在第一基底層上方的第一中間層以及設置在第一中間層上方的第一溝道層。第一鰭結構也包括由防止下面的層氧化的材料制成的第一保護層。第二鰭結構包括從襯底突出的第二基底層、設置在第二基底層上方的第二中間層以及設置在第二中間層上方的第二溝道層。第二鰭結構也包括覆蓋第二基底層的側壁、第二中間層的側壁和第二溝道層的側壁的第二保護層。第一溝道層由SiGe制成。第一中間層包括設置在第一基底層上方的第一半導體層和設置在第一半導體層上方的第二半導體層。第一保護層覆蓋第一基底層的側壁、第一半導體層的側壁和第二半導體層的部分的側壁。

根據本發明的又另一方面，一種制造半導體器件的方法包括以下步驟。形成鰭結構，鰭結構包括下層、設置在下層上方的中間層以及設置在中間層上方的上層。在鰭結構的至少側壁上方形成保護層以覆蓋中間層的側壁。保護層由防止下面的層氧化的材料制成。形成隔離絕緣層，使得具有保護層的鰭結構嵌入在隔離絕緣層中。去除上層和隔離絕緣層的部分，從而使得在隔離絕緣層中形成開口。在開口中形成溝道層。

上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構 造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。