芯片測試結構及硅片的制作方法

本發明涉及半導體技術領域，特別是涉及一種芯片測試結構及硅片。

背景技術：

如圖1所示，現有硅片1具有若干芯片2，若干芯片2被若干縱橫交叉設置的切割道3分隔開，芯片2與切割道3之間設有環繞芯片2的密封環4，即密封環4位于芯片2的外圍。

一般而言，集成電路的生產主要分為三個階段：硅片的制造、集成電路的制作以及集成電路的封裝。在硅片1上進行集成電路的制作、以及集成電路的封裝時，密封環4能夠對芯片2起保護作用，例如：阻擋污染物擴散至芯片2，在分片(即沿著切割道3切割以將芯片2從硅片1上切下來)時阻擋由切割工藝所造成的從切割道3傳遞至芯片2的應力破裂。

在集成電路的制作或集成電路的封裝過程中，硅片1內經常會出現分層(delamination)的問題。所謂分層是指硅片1中的上下相鄰兩層材料剝離開來，在上下相鄰兩層材料的界面處出現裂縫。分層的問題大多出現在硅片1的切割道3上，且容易自切割道3沿著靠近芯片2的方向延伸至密封環4、芯片2上。芯片2上的分層具體是指金屬互連結構中的上下相鄰兩層材料剝離開來、或者最底層互連線下方的金屬插塞與襯底剝離開來，例如，如圖2所示，金屬互連結構中的第二層互連線5與上方的介電層6剝離開來，且在兩者的界面處出現裂縫7。

在完成集成電路的制作之后，會測試芯片2是否合格。造成芯片2不合格的原因有多個，其中之一為芯片2內存在分層。判斷芯片2的不合格原因是否為分層的方法包括切片、電信診斷等。

但是，根據現有硅片1并不能全面的檢測硅片1上芯片2的質量，原因如下：在芯片2測試合格時不能檢測出芯片2內是否存在分層的隱患，若芯片2內存在分層的隱患，在經過芯片2測試之后的封裝、壓力測試、或者一段時間的芯片 使用之后，芯片2內可能出現分層的問題，導致芯片2失效。

技術實現要素：

本發明要解決的問題是：根據現有硅片并不能全面的檢測硅片上芯片的質量。

為解決上述問題，本發明提供了一種芯片測試結構，用于設置在硅片的切割道與芯片之間，并包括：位于襯底上的介電層、以及導電結構，所述導電結構包括：

位于所述介電層內的若干層沿硅片的厚度方向間隔排布的第一金屬線，最底層所述第一金屬線上方的每層第一金屬線的數量至少為兩個，位于同一層的所述第一金屬線之間、相鄰兩層所述第一金屬線之間均被介電層隔開；

位于相鄰兩層所述第一金屬線之間的介電層內的第一金屬插塞，所述第一金屬插塞與相鄰兩層所述第一金屬線電連接；

最頂層的各個所述第一金屬線通過下方的各層所述第一金屬線、以及第一金屬插塞串聯。

可選地，最底層所述第一金屬線的數量為1個，最底層所述第一金屬線上方的每層第一金屬線的數量為2個，最底層所述第一金屬線通過第一金屬插塞將次底層的兩個所述第一金屬線電連接。

可選地，最底層所述第一金屬線的數量為N個，N不小于2，最頂層所述第一金屬線數量為N+1個，其余層所述第一金屬線數量為2N個，每個最底層所述第一金屬線通過第一金屬插塞將次底層的兩個相鄰第一金屬線電連接，位于所述芯片測試結構兩端的兩個最頂層第一金屬線通過第一金屬插塞分別與次頂層的兩個第一金屬線電連接，其余的每個最頂層第一金屬線通過第一金屬插塞將次頂層的兩個相鄰第一金屬線電連接。

可選地，所述導電結構還包括：

位于所述襯底表面的有源區；

位于最底層所述第一金屬線下方的介電層內的第二金屬插塞，所述第二金屬插塞與最底層所述第一金屬線、有源區電連接；

最底層所述第一金屬線的數量至少為兩個，最頂層的各個所述第一金屬線通過下方的各層所述第一金屬線、第一金屬插塞、第二金屬插塞、以及有源區串聯。

可選地，所述有源區的數量為1個，每層所述第一金屬線的數量為2個，所述有源區通過所述第二金屬插塞將最底層的兩個所述第一金屬線電連接。

可選地，所述有源區的數量為M個，M不小于2，各個所述有源區之間被所述襯底內的隔離結構隔開，最頂層所述第一金屬線數量為M+1個，最頂層所述第一金屬線下方的每層第一金屬線數量為2M個，每個所述有源區通過第二金屬插塞將最底層的兩個相鄰第一金屬線電連接，位于所述芯片測試結構兩端的兩個最頂層第一金屬線通過第一金屬插塞分別與次頂層的兩個第一金屬線電連接，其余的每個最頂層第一金屬線通過第一金屬插塞將次頂層的兩個相鄰第一金屬線電連接。

可選地，相鄰兩層所述第一金屬線之間的第一金屬插塞數量至少為兩個。

可選地，與所述有源區電連接的第二金屬插塞數量至少為兩個。

另外，本發明還提供了一種硅片，包括：

被若干縱橫交叉設置的切割道分隔開的若干芯片；

上述任一所述的芯片測試結構，所述芯片測試結構位于切割道與芯片之間。

可選地，所述芯片測試結構環繞芯片。

可選地，所述芯片具有金屬互連結構，所述芯片測試結構在對應金屬互連結構的每一層互連線的高度位置都設置有所述第一金屬線。

可選地，所述硅片還包括：位于所述切割道與芯片測試結構之間的密封環，所述密封環環繞芯片。

可選地，所述密封環包括：位于介電層內的若干層沿硅片的厚度方向間隔排布的第二金屬線，每層所述第二金屬線為環形，相鄰兩層所述第二金屬線被介電層隔開、并通過位于介電層內的第三金屬插塞電連接。

與現有技術相比，本發明的技術方案具有以下優點：

在硅片的切割道與芯片之間設置芯片測試結構，芯片測試結構包括位于襯底上的介電層、以及導電結構，導電結構包括位于介電層內的若干層沿硅片的厚度方向間隔排布的第一金屬線、以及第一金屬插塞。最底層第一金屬線上方的每層第一金屬線的數量至少為兩個，位于同一層的第一金屬線之間、相鄰兩層第一金屬線之間均被介電層隔開，第一金屬插塞在相鄰兩層第一金屬線之間的介電層內與其電連接。最頂層的各個第一金屬線通過下方的各層第一金屬線、以及第一金屬插塞串聯。測試硅片上芯片是否合格的方法如下：首先，判斷芯片外圍的芯片測試結構內是否存在分層的問題。若芯片測試結構內不存在分層的問題，則表示芯片測試結構內側的芯片也不存在分層的問題，接著對芯片進行其他方面的測試，若測試通過則芯片合格，否則芯片不合格。若芯片測試結構內存在分層的問題，則表示芯片測試結構內側的芯片內存在較大的分層隱患，為不合格產品。因此，通過上述方法能夠全面的檢測硅片上芯片的質量，將存在分層隱患的芯片篩除。

其中，判斷芯片測試結構內是否存在分層的方法如下：在芯片測試結構兩端的最頂層第一金屬線處測量導電結構的電阻，或者將電源的兩極分別與芯片測試結構兩端的最頂層第一金屬線電連接之后測量通過導電結構的電流，若測量獲得的電阻值為無窮大、電流值為無窮小，則表示芯片測試結構內存在分層的問題，反之，若測量獲得的電阻值、電流值為正常值，則表示芯片測試結構內不存在分層的問題。

附圖說明

圖1是現有硅片的局部結構示意圖；

圖2是圖1所示硅片的芯片內存在分層的示意圖；

圖3是本發明的第一實施例中硅片的局部結構示意圖；

圖4是本發明的第一實施例中硅片上芯片測試結構的結構示意圖；

圖5是本發明的第二實施例中硅片上芯片測試結構的結構示意圖；

圖6是本發明的第三實施例中硅片上芯片測試結構的結構示意圖；

圖7是本發明的第四實施例中硅片上芯片測試結構的結構示意圖；

在第一至四實施例中，芯片測試結構環繞芯片，為了能夠說明芯片測試結構的具體結構，圖4至圖7中顯示的是展開后的芯片測試結構。

具體實施方式

如前所述，根據現有硅片并不能全面的檢測硅片上芯片的質量。

為了解決該問題，本發明提供了一種改進的硅片，該硅片的切割道與芯片之間設置有芯片測試結構，芯片測試結構包括位于襯底上的介電層、以及導電結構，導電結構包括位于介電層內的若干層沿硅片的厚度方向間隔排布的第一金屬線、以及第一金屬插塞。最底層第一金屬線上方的每層第一金屬線的數量至少為兩個，位于同一層的第一金屬線之間、相鄰兩層第一金屬線之間均被介電層隔開，第一金屬插塞在相鄰兩層第一金屬線之間的介電層內與其電連接。最頂層的各個第一金屬線通過下方的各層第一金屬線、以及第一金屬插塞串聯。測試硅片上芯片是否合格的方法如下：首先，判斷芯片外圍的芯片測試結構內是否存在分層的問題。若芯片測試結構內不存在分層的問題，則表示芯片測試結構內側的芯片也不存在分層的問題，接著對芯片進行其他方面的測試，若測試通過則芯片合格，否則芯片不合格。若芯片測試結構內存在分層的問題，則表示芯片測試結構內側的芯片內存在較大的分層隱患，為不合格產品。因此，通過上述方法能夠全面的檢測硅片上芯片的質量，將存在分層隱患的芯片篩除。

其中，判斷芯片測試結構內是否存在分層的方法如下：在芯片測試結構兩端的最頂層第一金屬線處測量導電結構的電阻，或者將電源的兩極分別與芯片測試結構兩端的最頂層第一金屬線電連接之后測量通過導電結構的電流，若測量獲得的電阻值為無窮大、電流值為無窮小，則表示芯片測試結構內存在分層的問題，反之，若測量獲得的電阻值、電流值為正常值，則表示芯片測試結構內不存在分層的問題。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

第一實施例

如圖3所示，本實施例提供了一種硅片10，該硅片10包括被若干縱橫交 叉設置的切割道12分隔開的若干芯片11。密封環13設置在切割道12與芯片11之間，且密封環13環繞芯片11。在硅片10上進行集成電路的制作、以及集成電路的封裝時，密封環13能夠對芯片11起保護作用。硅片10還包括位于密封環13與芯片11之間的芯片測試結構14，即芯片測試結構14位于芯片11的外圍。在本實施例的變換例中，硅片10中也可以沒有密封環13。

如圖4所示，芯片測試結構14包括位于襯底140上的介電層141、以及導電結構。所述導電結構包括：位于襯底140表面的有源區142、以及位于介電層141內的若干層(本實施例以五層為例)沿硅片的厚度方向A間隔排布的第一金屬線144、146、147、148、149。其中，第一金屬線144為最底層的第一金屬線，第一金屬線149為最頂層的第一金屬線，第一金屬線148為次頂層的第一金屬線。有源區142為襯底140內的P型摻雜區或N型摻雜區。每層所述第一金屬線的數量至少為兩個，位于同一層的所述第一金屬線之間、相鄰兩層所述第一金屬線之間均被介電層141隔開。

所述導電結構還包括：位于相鄰兩層所述第一金屬線之間的介電層141內的第一金屬插塞145，第一金屬插塞145與相鄰兩層所述第一金屬線電連接；位于最底層第一金屬線144下方的介電層141內的第二金屬插塞143，第二金屬插塞143與最底層第一金屬線144、有源區142電連接。最頂層的各個第一金屬線149通過下方的第一金屬線144、146、147、148、第一金屬插塞145、第二金屬插塞143、以及有源區142串聯。

在本實施例中，有源區142的數量為M個，M等于2，在其他實施例中，M也可以大于2，各個有源區142之間通過襯底140內的隔離結構(未圖示)隔開，所述隔離結構可以為淺溝槽隔離結構(STI)。最頂層第一金屬線149的數量為M+1(即為3)個，最頂層第一金屬線149下方的每層第一金屬線148、147、146、144數量為2M(即為4)個。每個有源區142通過第二金屬插塞143將最底層的兩個相鄰第一金屬線144電連接，位于芯片測試結構14兩端的兩個最頂層第一金屬線149通過第一金屬插塞145分別與次頂層的兩個第一金屬線148電連接，其余的每個最頂層第一金屬線149通過第一金屬插塞145將次頂層的兩個相鄰第一金屬線148電連接，使得芯片測試結構14中的所述導電結構呈“W”型。

芯片測試結構14兩端的兩個最頂層第一金屬線149(即為圖中位于左右兩端的兩個第一金屬線)通過其余的最頂層第一金屬線149、最頂層第一金屬線149下方的第一金屬線148、147、146、144、有源區142、第一金屬插塞145、以及第二金屬插塞143串聯。

芯片11具有金屬互連結構，所述金屬互連結構包括位于介電層141內的若干層(本實施例以五層為例)沿硅片的厚度方向A間隔排布的互連線130，相鄰兩層互連線130通過位于兩者之間的介電層141內的金屬插塞132電連接，最底層互連線130通過下方的介電層141內的金屬插塞131與襯底140上的部件(未圖示，如源極、漏極)電連接。

芯片測試結構14中介電層141、第一金屬線144、146、147、148、149、第一金屬插塞145、第二金屬插塞143與芯片11上金屬互連結構的對應部件同步形成，使得所述金屬互連結構在對應芯片測試結構14的每層第一金屬線的高度位置都設置有互連線130、在對應芯片測試結構14的每層第一金屬插塞145的高度位置都設置有金屬插塞132、在對應芯片測試結構14的第二金屬插塞143的高度位置設置有金屬插塞131，芯片測試結構14與芯片11的金屬互連結構在構造上相似。

如圖3所示，根據前面背景技術可知，硅片10內的分層問題大多出現在切割道12上，且容易自切割道12沿著靠近芯片11的方向延伸至密封環13、芯片11上。由于芯片測試結構14位于芯片11與切割道12之間，因此，當芯片11內存在分層的問題時，芯片測試結構14內也一定會存在分層的問題，即，芯片測試結構14中的上下相鄰兩層材料剝離開來，在上下相鄰兩層材料的界面處出現裂縫，導致芯片測試結構14中在硅片10的厚度方向A上相鄰的兩個電連接元件(指第一金屬線144、146、147、148、149、第一金屬插塞145、第二金屬插塞143、有源區142)斷開，例如有源區142與第二金屬插塞143斷開、第二金屬插塞143與最底層第一金屬線144斷開、第一金屬插塞145與第一金屬線144、146、147、148、149斷開。

反之，當芯片測試結構14內存在分層的問題時，存在兩種情形。第一種情形：芯片11內也存在分層的問題；第二種情形：芯片11內不存在分層的問題。對于第二種情形而言，根據前面所述可知，由于芯片測試結構14與芯 片11上金屬互連結構在構造上相似，且芯片測試結構14位于芯片11的外圍、兩者之間的距離很小，因此，芯片測試結構14上的分層很容易延伸至芯片11，即芯片11內存在較大的分層隱患。當芯片測試結構14中的第一金屬線與芯片11上位于同一層的互連線距離越小時，芯片測試結構14與芯片11同時存在分層的可能性越大。因此，為了能夠更為準確地判斷芯片11內是否存在分層隱患，在本發明的技術方案中，應盡可能地縮小芯片測試結構14中的第一金屬線與芯片11上位于同一層的互連線之間的距離。

而對于芯片11而言，上述第一、二種情形都是不希望出現的，因此，存在上述第一、二種情形的芯片11為不合格產品，需要篩除。

判斷芯片測試結構14內是否存在分層的方法如下：在芯片測試結構14兩端的最頂層第一金屬線149處測量所述導電結構的電阻，或者將電源的兩極分別與芯片測試結構14兩端的最頂層第一金屬線149電連接之后測量通過所述導電結構的電流，若測量獲得的電阻值為無窮大、電流值為無窮小，則表示芯片測試結構14內存在分層的問題，反之，若測量獲得的電阻值、電流值為正常值，則表示芯片測試結構14內不存在分層的問題。

在本實施例中，相鄰兩層所述第一金屬線之間的第一金屬插塞145數量、與有源區132電連接的第二金屬插塞143數量均為兩個。與所述數量為一個的情形相比，所述數量為兩個時芯片測試結構14中所述導電結構的電阻更小，在測量所述導電結構的電阻或通過的電流之后，更容易根據測量獲得的電阻值為無窮大或正常值、電流值為無窮小或正常值，來判斷芯片測試結構14內是否存在分層的問題。在其他實施例中，所述數量也可以為兩個以上，所述數量越大，所述導電結構的電阻越小，越容易判斷芯片測試結構14內是否存在分層的問題。

綜上所述可知，在本實施例的技術方案中，在完成集成電路的制作之后，測試硅片10上芯片11是否合格的方法如下：首先，判斷芯片11外圍的芯片測試結構14內是否存在分層的問題。若芯片測試結構14內不存在分層的問題，則表示芯片測試結構14內側的芯片11也不存在分層的問題，接著對芯片11進行其他方面的測試，若測試通過則芯片11合格，否則芯片11不合格。若芯片測試結構14內存在分層的問題，則表示芯片測試結構14內側的芯片 11內存在較大的分層隱患，為不合格產品。因此，通過上述方法能夠全面的檢測硅片10上芯片11的質量，將存在分層隱患的芯片11篩除。

結合圖3至圖4所示，芯片測試結構14環繞芯片11，即芯片11被芯片測試結構14包圍，所述導電結構中位于同一層的所有第一金屬線在環繞芯片11的方向上間隔分布，所有有源區也在環繞芯片11的方向上間隔分布。為了能夠說明芯片測試結構14的結構，圖4中顯示的是展開后的芯片測試結構。需說明的是，當芯片測試結構14環繞芯片11時，每層所述第一金屬線中位于芯片測試結構14兩端的兩個所述第一金屬線仍被介電層141隔開，并未接觸電連接。這樣一來，利用芯片測試結構14能夠同時測試出芯片11上多個位置(沿芯片11的四周分布)是否存在分層的隱患，能夠更為全面的檢測芯片11的質量。

在本實施例中，所述密封環包括：位于介電層內的若干層沿硅片的厚度方向間隔排布的第二金屬線，每層所述第二金屬線為環形，相鄰兩層所述第二金屬線被介電層隔開、并通過位于介電層內的第三金屬插塞電連接。密封環中的第二金屬線、金屬插塞與芯片上金屬互連結構的對應部件同步形成。

第二實施例

第二實施例與第一實施例之間的區別在于：在第二實施例中，如圖5所示，有源區142的數量為1個，第一金屬線144、146、147、148、149的數量均為2個，有源區142通過第二金屬插塞143將最底層的兩個第一金屬線144電連接，芯片測試結構14中的所述導電結構呈“V”型。

第三實施例

第三實施例與第一實施例之間的區別在于：在第三實施例中，如圖6所示，芯片測試結構14中的所述導電結構沒有有源區和第二金屬插塞，最頂層的各個第一金屬線149通過下方的各層第一金屬線144、146、147、148、以及第一金屬插塞145串聯。

具體地，最底層第一金屬線144的數量為N個，N等于2，最頂層第一金屬線149數量為N+1(即為3)個，其余層所述第一金屬線數量為2N(即為4)個。每個最底層第一金屬線144通過第一金屬插塞145將次底層的兩個 相鄰第一金屬線146電連接，位于芯片測試結構14兩端的兩個最頂層第一金屬線149通過第一金屬插塞145分別與次頂層的兩個第一金屬線148電連接，其余的每個最頂層第一金屬線149通過第一金屬插塞145將次頂層的兩個相鄰第一金屬線148電連接。

與第三實施例相比，第一實施例的技術方案具有以下優點：如圖4所示，芯片測試結構14在對應芯片11上金屬互連結構的第一層互連線130下方的金屬插塞131的高度位置設有第二金屬插塞143，并在襯底140內設置與第二金屬插塞143電連接的有源區142，利用第二金屬插塞143與有源區142的電連接能夠判斷金屬互連結構中金屬插塞131與襯底140之間是否存在分層的隱患，使得芯片11的測試更為全面。當第二金屬插塞143與有源區142斷開時，表示芯片測試結構14在此位置存在分層，芯片11中金屬插塞131與襯底140之間存在分層的隱患；否則，芯片11中金屬插塞131與襯底140之間不存在分層的隱患。

第四實施例

第四實施例與第三實施例之間的區別在于：在第四實施例中，如圖7所示，最底層第一金屬線144的數量為1個，第一金屬線146、147、148、149的數量均為2個，最底層第一金屬線144通過第一金屬插塞145將次底層的兩個第一金屬線146電連接。

需說明的是，在本發明的技術方案中，并非要求所述芯片測試結構在對應金屬互連結構的每一層互連線的高度位置都設置有所述第一金屬線，導電結構中所述第一金屬線的層數并不應受所給實施例的限制。例如，在上述第一至四實施例的變換例中，芯片測試結構在對應金屬互連結構的最頂層互連線的高度位置也可以不設置所述第一金屬線，芯片測試結構在對應金屬互連結構的最底層互連線的高度位置也可以不設置所述第一金屬線。

本發明中，各實施例采用遞進式寫法，重點描述與前述實施例的不同之處，各實施例中的相同部分可以參照前述實施例。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保 護范圍應當以權利要求所限定的范圍為準。