具有內埋層的半導體裝置及其制造方法與流程
本發明是有關于一種半導體裝置及其制造方法，特別是關于一種具有內埋層的半導體裝置及其制造方法。
背景技術：
超高電壓(Ultra-high voltage，ultra-HV)半導體裝置廣泛地被使用于顯示設備、便攜設備以及許多其他的應用。超高電壓半導體裝置的設計目的包括高的崩潰電壓以及低的導通電阻率(specific on-resistance)。超高電壓半導體裝置的導通電阻率，是通過裝置的梯度區(doping concentration of a grade region)的摻雜濃度來加以限制。當梯度區的摻雜濃度下降，導通電阻率會增加。
技術實現要素：
根據本發明的一實施例，一種半導體裝置包括具有第一電性的基板、具有第二電性且形成于基板中的高電壓阱、形成于高電壓阱中的漂移區以及具有第一電性的內埋層，其中內埋層形成于高電壓阱之下且垂直地對準漂移區。
根據本發明的另一實施例，提供制造半導體裝置的一種方法。此方法包括：提供具有第一電性的基板，形成具有第一電性的內埋層于基板內，形成具有第一電性的外延層于具有內埋層的基板上方，形成具有第二電性的高電壓阱于外延層中，以及形成漂移區于高電壓阱中，其中漂移區系垂直地對準于內埋層。
所附圖式包含在此說明書中且構成此說明書的一部份，所附圖式繪示揭露的實施例，且配合敘述用以解釋揭露的實施例。
附圖說明
圖1是依照一實施例所繪示的超高電壓半導體裝置的剖面圖。
圖2A-圖2N是依照一實施例繪示制造圖1的裝置的工藝。
圖3是繪示圖1的裝置以及用來做為比較例的另一裝置二者的漏極特性圖。
圖4是繪示圖1的裝置以及用來做為比較例的另一裝置二者的漏極特性圖。
圖5是依照一實施例所繪示的裝置剖面圖。
圖6是依照一實施例所繪示的裝置剖面圖。
圖7是依照一實施例所繪示的裝置剖面圖。
圖8是依照一實施例所繪示的絕緣柵雙極晶體管的剖面圖。
圖9是依照一實施例所繪示的超高電壓二極管的剖面圖。
【符號說明】
10、50、60、70：裝置
80：絕緣柵雙極晶體管
90：二極管
100、200、200’：P基板
105、205、610、611、612：預-高電壓N型阱
110、210、510、511、512、620、621、622、710、711、712：P型內埋層
120、220：高電壓N型阱
125、225：第一P型阱
126、226：第二P型阱
130：漂移區
135、235：P頂端區
140、240：N梯度區
150、250：絕緣層
160、260：柵極氧化層
165、265：柵極層
170、270：間隙壁
162：第二開口
175、275：第一N+區
176、276：第二N+區
180、280：第一P+區
181、281：第二P+區
190、290：層間介電層
195、300、900：接觸層
196、301：第一接觸部分
197、302：第二接觸部分
198、303：第三接觸部分
199、304：第四接觸部分
215：P型外延層
251：第一場氧化物區部分
252：第二場氧化物區部分
253：第三場氧化物區部分
254：第四場氧化物區部分
291：第一開口
292：第二開口
293：第三開口
294：第四開口
295：第五開口
720、721：N型內埋層
875：P+區
910：接觸部分
W、W1、W2：寬度
d1、d2：深度
S：間隔
具體實施方式
現在下述的實施例將參照所附圖式來進行說明，其中相關的范例系已繪示于所附圖式中。圖式中相同的組件符號將盡可能用來代表相同或類似 的部件。
圖1是依照一實施例所繪示的超高電壓半導體裝置10(下文中稱為「裝置10」)剖面圖。裝置10是N型橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor，LDMOS)裝置，其是設計來提供相對于其他半導體裝置的高電壓操作(例如40伏特或更高)或甚至超高電壓操作(例如400伏特或更高)。如圖1所示，裝置10包括P基板(P-type substrate，P-sub)100以及形成于P基板100中的高電壓N型阱(High-Voltage N-Well，HVNW)120。第一P型阱(P-Well，PW)125是形成于HVNW 120中且做為源極阱。第二P型阱126是形成于HVNW 120的外部且鄰近HVNW 120，第二P型阱126做為塊材阱(bulk well)。漂移區130是形成于HVNW 120中，且與第一P型阱125分開。漂移區130包括P頂端區135以及形成于P頂端區135上的N梯度區140。提供來做為，例如，場氧化物區(field oxide，FOX)，的絕緣層150形成于P基板100上，。柵極氧化層160是形成于第一P型阱125的側邊(亦即右邊)部分上。柵極層165是形成于柵極氧化層160上方。間隙壁(spacer)170是形成于柵極層165的側壁上。第一N+區175是形成于HVNW 120中，且構成裝置10的漏極區域。第二N+區176是形成于第一P型阱125中，且鄰近柵極層165的側邊(亦即左邊)部分。第一P+區180是形成于第一P型阱125中，且鄰近第二N+區176。第二N+區176與第一P+區180共同構成裝置10的源極區域。第二P+區181是形成于第二P型阱126中，且構成裝置10的塊材區。層間介電(interlayer dielectric，ILD)層190是形成于P基板100上方。提供來做為，例如金屬層(M1)，的接觸層195形成于層間介電層190上方。接觸層195包括多個分開的接觸部分，經由形成于層間介電層中的不同開口，與形成于P基板100中的不同結構部分電性接觸。具體而言，接觸層195包括與第一N+區175電性接觸的第一接觸部分196、與柵極層165電性接觸的第二接觸部分197、與第二N+區176及第一P+區180電性接觸的第三接觸部分198以及與第二P+區181電性接觸的第四接觸部分199。額外的層間介電層以及接觸層可以形成于P基板100上方。
裝置10亦包括形成于HVNW 120下方(亦即HVNW 120的底部與P基板100之間)的預-HVNW 105以及P型內埋層(P-type buried layer， PBL)110。具體而言，預-HVNW 105是形成于HVNW 120的底面下且鄰近于HVNW 120的底面。P型內埋層110是配置于預-HVNW105上方。預-HVNW 105以及P型內埋層110是垂直地(亦即沿著P基板100的厚度方向)對準于漂移區130，且實質上覆蓋漂移區130。
在不具有預-HVNW 105與P型內埋層110的超高電壓裝置中，N梯度區140中的最高摻雜濃度，是通過P頂端區135中的摻雜濃度來加以限制。因此，對于超高電壓裝置而言不易達到高的崩潰電壓以及低的導通電阻率。另一方面，依照本實施例所繪示的裝置10包括形成于HVNW 120下方且垂直地對準漂移區130的預-HVNW 105與P型內埋層110，以協助完全空乏區的形成。因此，可以增加HVNW 120中的摻雜濃度，或者可以降低第一P型阱125與第二P型阱126中的摻雜濃度，以具有降低裝置10的導通電阻率的效應。
圖2A-圖2N依照一實施例繪示制造圖1的裝置10的工藝。
首先，請參照圖2A，提供P基板(P-type substrate，P-sub)200。P基板200可以由P型塊狀硅材料或P型絕緣層上硅(Silicon-On-Insulator，SOI)材料形成。預-HVNW 205是形成于P基板200中，自P基板200的上表面向下延伸。通過光刻工藝以及離子注入工藝形成預-HVNW 205。其中前述的光刻工藝是用來定義P基板200中將要形成預-HVNW 205的一區域；離子注入工藝是用來注入N型摻雜物(例如磷或砷)至所定義的區域。P型內埋層210是形成于預-HVNW中，自預-HVNW 205的上表面向下延伸。通過離子注入工藝形成P型內埋層210。其中前述的離子注入工藝是用來注入P型摻雜物(例如硼)至預-HVNW 205。用來形成預-HVNW 205與P型內埋層210的離子注入工藝之后，進行加熱工藝來驅使摻雜的摻雜物到達預-HVNW 205與P型內埋層210的預定深度。預-HVNW 205較P型內埋層210深。
請參照圖2B，P型外延層(P-type epitaxial layer，P-epi)215是沉積于P基板200上方，P基板200具有形成于其中的預-HVNW 205與P型內埋層210。通過外延生長于P基板200上形成P型外延層215。P型外延層215與P基板200共同構成用于圖1的裝置10的P基板200’。
請參照圖2C，HVNW 220是形成于P基板200-中，自P基板200的 上表面向下延伸，且連接至預-HVNW 205與P型內埋層210。通過光刻工藝、離子注入工藝以及加熱工藝形成HVNW 220。其中前述的光刻工藝是用來定義P基板200中將要形成HVNW 220的一區域；離子注入工藝是用來注入N型摻雜物至所定義的區域；加熱工藝是用來驅使摻雜的摻雜物到達預-HVNW 205與P型內埋層210，以連接HVNW 220的底部至預-HVNW 205與P型內埋層210。在加熱工藝中，P型內埋層210中一部分的P型摻雜物移動至HVNW 220，使得P型內埋層210延伸至HVNW 220。
請參照圖2D，第一P型阱(P-well，PW)225是形成于HVNW 220中，靠近HVNW 220的邊緣部分。第二P型阱226是形成于P基板200中，位于HVNW 220的邊緣部分的外部且鄰近HVNW 220的邊緣部分。通過光刻工藝、離子注入工藝以及加熱工藝形成第一P型阱與225第二P型阱226。其中前述的光刻工藝是用來定義將要形成第一P型阱與225第二P型阱226的區域；離子注入工藝是用來注入P型摻雜物至所定義的區域；加熱工藝是用來驅使摻雜的摻雜物到達預定的深度。
請參照圖2E，P頂端注入區235是形成于HVNW 220中，自HVNW 220的上表面向下延伸。P頂端注入區235是形成于對準預-HVNW 205與P型內埋層210的區域中，以覆蓋預-HVNW 205與P型內埋層210。也就是說，P頂端注入區235是垂直地(沿著P基板200的厚度方向)對準于預-HVNW 205與P型內埋層210。通過光刻工藝以及離子注入工藝形成P頂端注入區235。其中前述的光刻工藝是用來定義將要形成P頂端注入區235的區域；離子注入工藝是用來注入P型摻雜物至所定義的區域。
請參照圖2F，N階注入區240是形成于P頂端注入區235中，自P頂端注入區235的上表面向下延伸。通過光刻工藝以及離子注入工藝形成N階注入區240。其中前述的光刻工藝是用來定義將要形成N階注入區240的區域，離子注入工藝是用來注入N型摻雜物(例如磷或砷)至所定義的區域。
請參照圖2G，場氧化物(Field Oxide Layer，FOX)層型式的絕緣層250是形成于P基板200的上表面上。FOX層250包括覆蓋HVNW 220的右邊邊緣部分的第一FOX部分251、覆蓋P頂端注入區235與N階注入區240的第二FOX部分252、位于第一P型阱225與第二P型阱226之間且 覆蓋HVNW 220左邊邊緣部分的第三FOX部分253以及覆蓋第二P型阱226的左邊邊緣部分的第四FOX部分254。通過沉積工藝、光刻工藝、刻蝕工藝與熱氧化工藝形成FOX層250。其中前述的沉積工藝是用來沉積氮化硅層，光刻工藝是用來定義將要形成FOX層250的區域，刻蝕工藝是用來移除該定義區域中的氮化硅層，而熱氧化工藝是用來形成FOX層250于所定義的區域中。在用來形成FOX層250的熱氧化工藝中，P頂端注入區235中的P型摻雜物與N階注入區240中的N型摻雜物被驅使至HVNW 220中預定的深度以分別形成P頂端區235與N梯度區240。
請參照圖2H，柵極氧化層260是形成于圖2G中未被FOX層覆蓋的部分結構的表面上。也就是說，柵極氧化層260是形成于第一FOX部分251與第二FOX部分252之間、第二FOX部分252與第三FOX部分253之間、第三FOX部分253與第四FOX部分254之間。通過犧牲氧化工藝、清潔工藝與氧化工藝形成柵極氧化層260，其中，前述的犧牲氧化工藝是用來形成犧牲氧化層；清潔工藝是用來移除犧牲氧化層；而氧化工藝是用來形成柵極氧化層260。
請參照圖2I，柵極層265是形成于柵極氧化層260上方，并覆蓋第二FOX部分252的左邊部分與第一P型阱225的右邊部分。柵極層265可以包括多晶硅層以及形成于多晶硅層上的硅化鎢層。柵極層265的厚度可以約為0.1微米至0.7微米。通過沉積工藝、光刻工藝以及刻蝕工藝形成柵極層265。其中前述的沉積工藝是用來沉積多晶硅層與硅化鎢層于整個基板上；光刻工藝是用來定義將要形成柵極層265的區域；而刻蝕工藝是用來移除定義區域外的多晶硅層與硅化鎢層。
請參照圖2J，間隙壁270是形成于柵極層265的兩側上。間隙壁270系由四乙基硅氧烷(tetraethoxysilane，TEOS)氧化膜所形成。通過沉積工藝、光刻工藝以及刻蝕工藝形成間隙壁270。其中，前述的沉積工藝是用來沉積TEOS氧化膜；光刻工藝是用來定義將要形成間隙壁270的區域；而刻蝕工藝是用來移除定義區域外的TEOS氧化膜。形成間隙壁270之后，通過刻蝕移除柵極氧化層260，除了柵極層265與間隙壁270下方的柵極氧化層260部分。
請參照圖2K，第一N+區275是形成于第一FOX部分251與第二FOX 部分252之間的HVNW 220中，而第二N+區276是形成于第一P型阱225中，鄰近柵極層265的左邊邊緣部分且位于左側間隙壁270下方。通過光刻工藝以及離子注入工藝形成第一N+區275與第二N+區276。其中，前述的光刻工藝是用來定義將要形成第一N+區275與第二N+區276的區域，離子注入工藝是用來注入N型摻雜物至所定義的區域。
請參照圖2L，第一P+區280是形成于第一P型阱225中且鄰近第二N+區276，而第二P+區281是形成于第三FOX部分253與第四FOX部分254之間的第二P型阱226中。通過光刻工藝以及離子注入工藝形成第一P+區280與第二P+區281。其中，前述的光刻工藝是用來定義將要形成第一P+區280與第二P+區281的區域；離子注入工藝是用來注入P型摻雜物至所定義的區域。
請參照圖2M，層間介電層290是形成于圖2G的結構的整個表面上。層間介電層290包括垂直地對準第一N+區275的第一開口291、垂直地對準柵極層265的第二開口292、垂直地對準第二N+區276的第三開口293、垂直地對準第一P+區280的第四開口294以及垂直地對準第二P+區281的第五開口295。層間介電層290可以包括未摻雜硅玻璃(Undoped Silicate Glass，USG)和/或硼酸硅酸鹽玻璃(Borophosphosilicate Glass，BPSG)。通過沉積工藝、光刻工藝以及刻蝕工藝形成層間介電層290，其中沉積工藝沉積USG層和/或BPSG層于整個基板上，光刻工藝定義將形成層間介電層290的區域，而刻蝕工藝移除定義區域外的USG層和/或BPSG層來形成開口291至295。
請參照圖2N，接觸層300是形成于圖2M的結構上。接觸層300包括與第一N+區275接觸的第一接觸部分301、與柵極層265接觸的第二接觸部分302、與第二N+區276及第一P+區280接觸的第三接觸部分303以及與第二P+區281接觸的第四接觸部分304。接觸層300可以由任何導電材料制成如鋁、銅或鋁-銅合金。通過沉積工藝、光刻工藝以及刻蝕工藝形成接觸層300，其中沉積工藝是用來沉積金屬層，光刻工藝定義將要形成接觸層300的區域，而刻蝕工藝移除定義區域外的金屬層。
圖3是繪示圖1中具有預-HVNW 105以及P型內埋層110的裝置10以及用來做為比較例的另一裝置兩者的漏極特性圖。比較例的裝置除了比 較例的裝置未包括預-HVNW 105以及P型內埋層110之外，具有與裝置10相似的結構。圖3中，漏極-源極電壓VDS(亦即施加于第一N+區175與第二N+區176與第一P+區180之間的電壓，其中第一N+區175做為漏極區域，第二N+區176與第一P+區180做為源極區域)自0至800伏特變動，而柵極-源極電壓VGS(亦即施加于柵極層165與第二N+區176與第一P+區180之間的電壓，其中第二N+區176與第一P+區180做為源極區域)以及塊材-源極電壓VBS(亦即施加于第二P+區181與第二N+區176與第一P+區180之間的電壓，其中第二P+區181做為塊材區，第二N+區176與第一P+區180做為源極區域)維持在0伏特。如圖3所繪示，裝置10與比較例的裝置兩者的斷開-崩潰電壓(off-breakdown voltage)大于750伏特。因此，裝置10具有與比較例的裝置大致相同的斷開-崩潰電壓。
圖4是繪示裝置10以及比較例的裝置兩者的漏極特性圖。圖4中，VDS自0至2伏特變動，而VGS維持在20伏特。如圖4所繪示，對于相同的VDS值(例如1伏特)，裝置10的漏極-源極電流IDS大于比較例的裝置的漏極-源極電流IDS，而相較于比較例的裝置，裝置10的導通電阻率Ron改進約16％。因此，當裝置10具有與比較例的裝置相同的斷開-崩潰電壓時，裝置10具有低于比較例的裝置的導通電阻率。
如圖1繪示的裝置10，預-HVNW 105以及P型內埋層110的寬度與深度是根據各種設計考慮所決定的變量。繪示的實施例的裝置10中，沿著柵極寬度方向的P型內埋層110的寬度W2小于預-HVNW 105的寬度W1。然而，P型內埋層110的寬度W2可以與預-HVNW 105的寬度W1相同。替代地，P型內埋層110的寬度W2可以大于預-HVNW 105的寬度W1。此外，P型內埋層110的深度d2(絕緣層150的底面與P型內埋層110的頂面之間的距離)小于預-HVNW 105的深度d1(絕緣層150的底面與預-HVNW 105的底面之間的距離)。
圖1繪示的裝置10包括單一P型內埋層110與單一預-HVNW 105。然而，于一些實施例中，裝置中可以包括多個P型內埋層。圖5是依照這類實施例所繪示裝置50的剖面圖。裝置50除了形成于HVNW 120的底部的三個P型內埋層510、511與512之外，具有與裝置10相似的結構。根據各種設計考慮可以變動P型內埋層510、511與512的寬度W以及P型 內埋層510、511與512之間的間隔S。此外，可以變動P型內埋層的數目。
于一些實施例中，裝置中可以包括多個P型內埋層與多個預-HVNW。圖6是依照這類實施例所繪示的裝置60的剖面圖。除了形成于HVNW 120的底部與P基板100之間的三個預-HVNW 610、611、612與三個P型內埋層620、621、622之外，裝置60具有與裝置10相似的結構。具體而言，預-HVNW 610、611與612是形成于HVNW 120的底部下且鄰近HVNW 120的底部。預-HVNW 610、611與612彼此隔開。P型內埋層620、621與622各自配置于預-HVNW 610、611與612以及HVNW 120上。P型內埋層620、621與622彼此隔開。各P型內埋層620、621與622垂直地覆蓋對應的預-HVNW 610、611與612。根據各種設計考慮可以變動預-HVNW 610、611、612與P型內埋層620、621、622的寬度、預-HVNW 610、611與612之間的間隔以及P型內埋層620、621與622之間的間隔。此外，可以變動P型內埋層與預-HVNW的數目。在裝置60的制造過程中，首先可以形成預-HVNW 610、611與612于P基板100中，接著可以分別形成P型內埋層620、621與622于預-HVNW 610、611與612上。形成預-HVNW 610、611、612與P型內埋層620、621、622之后，可以形成P型外延層于P基板100上方。
于一些實施例中，裝置中可以包括多個N型內埋層(N-type buried layers，NBL)與多個P型內埋層。可以交錯地排列多個N型內埋層與P型內埋層。圖7是依照這類實施例所繪示的裝置70的剖面圖。除了形成于HVNW 120與P基板100之間的三個P型內埋層710、711、712與兩個N型內埋層720、721之外，裝置70具有與裝置10相似的結構。P型內埋層710、711、712與N型內埋層720、721是交錯地排列。具體而言，P型內埋層710、711、712彼此隔開，且各N型內埋層720、721是排列于相鄰的兩個P型內埋層之間。也就是說，N型內埋層720是排列于P型內埋層710與711之間，而N型內埋層721是排列于P型內埋層711與712之間。根據各種設計考慮可以變動P型內埋層710、711、712與N型內埋層720、721的寬度。此外，可以變動P型內埋層與N型內埋層的數目。在裝置70的制造過程中，可以形成P型內埋層710、711、712于P基板100中，接著可以形成N型內埋層720、721于P型內埋層710、711、712之間。形 成P型內埋層710、711、712之后，可以形成N型內埋層720、721與P型外延層于P基板100上方。
雖然上述實施例是針對圖1所繪示的N型LDMOS裝置10及其如圖2A-圖2N所繪示的制造方法，但本發明所屬技術領域中普通技術人員應理解，上述實施例所揭露的概念是可對等地應用至P型LDMOS裝置。本發明所屬技術領域中普通技術人員也應理解，上述實施例所揭露的概念是可應用至其他的半導體裝置及其制造方法，如絕緣柵雙極晶體管(Insulated-Gate Bipolar Transistor，IGBT)裝置以及二極管。
圖8是依照一實施例所繪示絕緣柵雙極晶體管(Insulated-Gate Bipolar Transistor，IGBT)80的剖面圖。IGBT 80除了使用作為漏極區域的P+區875取代第一N+區175以外，具有與裝置10相似的結構。
圖9是依照一實施例所繪示的超高電壓二極管的剖面圖。二極管90除了接觸層900包括與第二N+區176、第一P+區180和第二P+區181電性接觸的接觸部分910以外，具有與裝置10相似的結構。
本發明所屬技術領域中普通技術人員通過在此揭露本發明的說明書以及操作將容易理解本發明的其他實施例。本說明書以及范例僅作為范例使用，本發明的保護范圍當視隨附的權利要求范圍所界定的為準。
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