半導體裝置的制作方法

本發明涉及SiC半導體裝置。

背景技術：

專利文獻1公開了包含柵極焊盤、由多晶硅構成的柵極連結布線、以及形成在柵極連結布線上并且與柵極焊盤整體地連接的柵極金屬布線的半導體裝置。當對柵極焊盤施加電壓時，經由柵極金屬布線和柵極連結布線向形成在有源區域中的MOSFET供給功率。

現有技術文獻

專利文獻

專利文獻1：日本特開2010-238885號公報。

技術實現要素：

發明要解決的課題

在實用上，存在使用具有彼此并聯連接的多個半導體裝置（芯片）的模塊的情況。在模塊設置有總括起來電連接于各芯片的柵極的柵極端子。通過向該柵極端子提供控制電壓，從而同時向各內置芯片的柵極施加電壓來進行開關工作。

但是，在這樣的模塊中，存在在接通時容易產生噪聲這樣的課題。這是因為，關于柵極電阻，在多個芯片間存在偏差，在接通控制的初期，電流集中于柵極電阻相對低的芯片。此外，柵極電阻的偏差由于制造芯片時的加工精度（蝕刻尺寸等）的偏差而產生，因此，難以排除其。

另一方面，也可以將具有比各芯片內的柵極電阻大的電阻值的外置的柵極電阻相對于芯片一個一個地設置，但是，模塊的構造變得復雜，產生難以裝配這樣的另外的課題。

因此，本發明的目的在于提供一種通過簡單的構造即使并聯連接多個半導體裝置來同時使用也能夠降低噪聲的產生的半導體裝置。

用于解決課題的方案

本發明的第一半導體裝置包含：SiC半導體層；多個單元，形成于所述SiC半導體層，通過規定的控制電壓接通/關斷控制；控制電極，與在接通時形成溝道的所述單元的溝道區域相對；控制焊盤，為了與外部的電連接而露出到最外層表面，與所述控制電極在物理上分離，但是，電連接于所述控制電極；以及內置電阻，被配置在所述控制焊盤的下方，由將所述控制焊盤和所述控制電極電連接的多晶硅構成。

根據該結構，多晶體電阻（內置電阻）介于控制焊盤與單元之間。通過調節該內置電阻的電阻值，從而能夠在合計了控制電極的電阻值和內置電阻的電阻值的電阻值（控制電阻）中使內置電阻的電阻值為主導。因此，即使在將在控制電阻的電阻值中存在偏差的多個半導體裝置并聯連接來使用的情況下，也使內置電阻的電阻值比該偏差大，由此，能夠限制電流對控制電極的電阻值相對低的半導體裝置的流入。其結果是，能夠降低該使用時的噪聲的產生。

而且，構成內置電阻的多晶硅為能夠通過雜質的注入等簡單地控制電阻值的材料，此外，關于其加工，也通過以往的半導體制造技術來確定。因此，也能夠在本發明的內置電阻的導入時避免半導體裝置自身和具備其的模塊的構造變得復雜。

在本發明的一個實施方式中，所述控制焊盤以周圍被空間所包圍的方式獨立地形成，

所述內置電阻經由層間膜被配置于所述控制焊盤的下方區域。

根據該結構，能夠使用從控制焊盤的下方即外部通向多個單元的電流路徑的入口部限制控制電流的流入。由此，能夠防止沖擊電流僅流向特定的單元。其結果是，能夠降低在多個單元間的開關速度的偏差。

所述內置電阻被有選擇地配置于所述控制焊盤的下方區域，在所述控制焊盤的下方區域之中未配置有所述內置電阻的第一區域中埋設有所述層間膜也可。

在該情況下，優選的是，還包含絕緣膜，所述絕緣膜被配置在所述內置電阻與所述SiC半導體層之間，在所述第一區域中，由所述絕緣膜的延長部構成的膜被配置在所述層間膜與所述SiC半導體層之間。

根據該結構，在未配置有內置電阻的第一區域中，能夠使SiC半導體層與控制焊盤的距離（絕緣膜的膜厚）大，因此，能夠降低它們之間的電容。

在本發明的一個實施方式中，在所述SiC半導體層中，在以夾著所述絕緣膜的方式與所述內置電阻相對的區域中有選擇地形成有具有1×10¹⁹cm^-3以下的濃度的雜質區域。

根據該結構，與內置電阻相對的雜質區域的濃度為1×10¹⁹cm^-3以下，因此，能夠良好地抑制絕緣膜的絕緣破壞。在該情況下，優選的是，SiC半導體層為n型SiC半導體層，該半導體層在以夾著絕緣膜的方式與內置電阻相對的區域中具有1×10¹⁹cm^-3以下的p^-型區域。p^-型區域與n型區域相比難以蓄積載流子，因此，也能夠降低以夾著絕緣膜的方式彼此相對的內置電阻與p^-型區域之間的電容。

在本發明的一個實施方式中，在所述控制焊盤的表面有選擇地形成有連接焊線的線區域，所述內置電阻在從所述SiC半導體層的法線方向觀察的平面視中被有選擇地配置于回避了所述線區域的區域。

根據該結構，能夠抑制在焊線的接合時內置電阻由于超聲波等的沖擊而受到損壞或由于其而被破壞。

在該情況下，優選的是，所述內置電阻被配置在所述控制焊盤的周緣部的下方，所述線區域形成在被所述周緣部包圍的所述控制焊盤的中央部。

在本發明的一個實施方式中，包含接觸通路，所述接觸通路貫通所述層間膜來將所述控制焊盤和所述內置電阻電連接。

根據該結構，通過沿著SiC半導體層的表面變更接觸通路的位置的加工、變更通路的直徑的加工等，在從外部通向多個單元的電流路徑中，能夠簡單地調節內置電阻所貢獻的電阻值。而且，這些加工只要在形成接觸通路時使用配合了距離設計或通路直徑設計的掩模即可，因此，也能夠防止制造工序變得復雜。

在本發明的一個實施方式中，所述內置電阻以在從所述SiC半導體層的法線方向觀察的平面視中彼此具有對稱性的方式配置多個。

根據該結構，能夠防止沖擊電流僅流向特定的單元，因此，能夠降低在多個單元間的開關速度的偏差。

關于所述控制電極，從提高SiC設備的閾值的理由出發，優選的是，由p型的多晶硅構成，具體地，優選的是，所述控制電極包含B（硼）來作為p型雜質。

含有B（硼）多晶硅相對于在Si半導體裝置中通常使用的含有P（磷）多晶硅的比電阻值大。因此，含有硼多晶硅（內置電阻）即使在實現相同的電阻值的情況下也使用比含有磷多晶硅小的面積就可以。因此，能夠使在SiC半導體層上的內置電阻的占有面積小，因此，能夠謀求空間的有效利用。

所述內置電阻的電阻值為2Ω~40Ω也可。

合計了所述控制電極的電阻值和所述內置電阻的電阻值的電阻值為4Ω~50Ω也可。

在本發明的一個實施方式中，所述內置電阻的薄層電阻為10Ω/□以上。

在實用上，只要內置電阻的薄層電阻為10Ω/□以上，則即使不使內置電阻的面積變大，也能夠簡單地使內置電阻整體的電阻值比多個半導體裝置間的電阻值的偏差大。其結果是，能夠使SiC半導體層上的區域之中的為了內置電阻而成為犧牲的區域的面積小，因此，向其他的要素的布局的影響少就可以。

在本發明的一個實施方式中，在從所述SiC半導體層的法線方向觀察的平面視中，所述內置電阻的大小為每一個200μm□以下。

在實用上，只要內置電阻的大小為每一個200μm□以下，則能夠使SiC半導體層上的區域之中的為了內置電阻而成為犧牲的區域的面積小，能夠謀求省空間化。

在本發明的一個實施方式中，所述內置電阻的厚度為2μm以下。

通過使內置電阻的厚度為2μm以下，從而能夠簡單地使內置電阻整體的電阻值比多個半導體裝置間的電阻值的偏差大。相反地，當內置電阻過于厚時，其電阻值過于變低，因此，不可說是優選的。

在本發明的一個實施方式中，還包含指狀物，所述指狀物與所述控制焊盤同樣地被配置于所述半導體裝置的最外層表面并且以劃分規定的區域的方式從所述控制焊盤延伸，所述多個單元排列在由所述指狀物劃分的區域中，所述內置電阻將所述控制焊盤和所述指狀物連接。

像這樣，對于指狀物從控制焊盤延伸的狀態的設備，也能夠良好地應用本申請發明的特征。

在本發明的一個實施方式中，所述指狀物由金屬布線構成。使用比多晶硅低電阻的金屬布線來構成指狀物，由此，即使針對離控制焊盤存在比較的距離的位置的單元，也能夠在短時間內供給控制電流。

在本發明的一個實施方式中，所述金屬布線由Al構成。關于Al，容易加工，因此，能夠使指狀物的形成工序簡單。

在本發明的一個實施方式中，所述金屬布線由AlCu構成。根據該結構，與指狀物為Al布線的情況相比，能夠提高動力循環耐性。

在本發明的一個實施方式中，所述金屬布線由Cu構成。根據該結構，與指狀物為Al布線、AlCu布線的情況相比，能夠降低電阻率。

所述單元構成MOSFET單元，所述控制焊盤包含用于向所述MOSFET單元提供柵極電壓的柵極焊盤也可。在該情況下，所述MOSFET單元包含平面柵構造也可，包含溝槽柵構造也可。此外，所述單元構成IGBT單元，所述控制焊盤包含用于提供所述IGBT單元柵極電壓的柵極焊盤也可。

本發明的第二半導體裝置包含SiC半導體層；控制焊盤，為了與外部的電連接而露出到最外層表面；指狀物，以劃分規定的區域的方式從所述控制焊盤延伸，電連接于所述控制焊盤；多個單元，在所述SiC半導體層中由所述指狀物劃分的區域中排列，通過來自所述控制焊盤的控制電壓接通/關斷控制；控制電極，與在接通時形成溝道的所述單元的溝道區域相對；以及內置電阻，被配置在所述控制焊盤和所述指狀物的下方，連接所述控制焊盤和所述指狀物，由具有與所述指狀物相同或比其大的電阻值的材料構成。在該情況下，所述內置電阻由金屬構成也可。

本發明的第三半導體裝置包含：SiC半導體層；多個單元，形成于所述SiC半導體層，通過規定的控制電壓接通/關斷控制；控制電極，與在接通時形成溝道的所述單元的溝道區域相對；控制焊盤，為了與外部的電連接而露出到最外層表面，與所述控制電極在物理上分離，但是，電連接于所述控制電極；以及內置電阻，由將所述控制焊盤和所述控制電極電連接的多晶硅構成。

本發明中的上述的或者進而其他的目的、特征和效果通過參照附圖而接著敘述的實施方式的說明而變得明顯。

附圖說明

圖1是本發明的一個實施方式的半導體裝置的示意性的平面圖。

圖2是由圖1的點劃線II包圍的區域的放大圖。

圖3a和圖3b是由圖2的雙點劃線III包圍的區域的放大圖，并且，圖3a示出平面圖，圖3b示出使用圖3a的切斷線IIIb-IIIb切斷半導體裝置時的剖面圖。

圖4是示出單元的構造的變形例的圖。

圖5是示出應用了本發明的一個實施方式的半導體裝置的模塊的電路的電路圖。

具體實施方式

在以下，參照附圖來詳細地說明本發明的實施方式。

圖1是本發明的一個實施方式的半導體裝置1的示意性的平面圖。再有，在圖1中，為了明了化，在實際的平面視中，使用實線來示出未露出到半導體裝置1的最外層表面的要素的一部分。

半導體裝置1是采用了SiC的半導體裝置，并且，例如，在從法線方向觀察其最外層表面的平面視（以下，僅稱為“平面視”。）中，形成為四邊形的芯片（chip）狀。

在半導體裝置1設定有有源區域2和包圍有源區域2的終端區域3。關于有源區域2，在該實施方式中，在半導體裝置1的內側方向區域中形成為平面視大致四邊形形狀，但是，其形狀并不被特別限制。在有源區域2與終端區域3之間為了提高半導體裝置1的耐壓而形成保護環（guard ring）（未圖示）也可。

在有源區域2形成有作為本發明的控制焊盤（pad）的一個例子的柵極金屬（gate metal）44、源極金屬（source metal）43以及作為本發明的指狀物（finger）的一個例子的柵極指狀物（gate finger）5。然后，以覆蓋它們的方式在半導體裝置1的最外層表面形成鈍化膜40。在鈍化膜40形成有分別使柵極金屬44的一部分和源極金屬43的一部分露出為柵極焊盤4和源極焊盤6的開口41、42。另一方面，關于柵極指狀物5，其整體被鈍化膜覆蓋。

柵極金屬44、柵極指狀物5和源極金屬43例如由Al（鋁）、AlCu（鋁-銅合金）、Cu（銅）等金屬布線構成。

使用與多晶硅相比低電阻的金屬布線來構成柵極指狀物5，由此，即使針對離柵極金屬44存在比較的距離的位置（遠的位置）的晶體管單元（transistor cell）18（參照圖2），也能夠在短時間內供給柵極電流。此外，只要為Al，則其加工性好，因此（容易加工，因此），能夠使它們的布線的形成工序簡單。另一方面，AlCu與使用了Al的情況相比，能夠提高半導體裝置1的動力循環（power cycle）耐性，并且，也能夠關于柵極焊盤4而提高焊線（bonding wire）的接合強度。在使用了Cu的情況下，與Al和AlCu的情況相比存在能夠降低電阻率的優點。

柵極金屬44有選擇地被形成在有源區域2的周緣部（與終端區域3的邊界附近）的一部分。柵極指狀物5從柵極焊盤4的形成位置起分為沿著有源區域2的周緣部的方向和朝向有源區域2的內側方向的方向延伸。由此，在有源區域2中，在由夾著柵極金屬44且沿彼此不同的方向延伸的多個柵極指狀物5劃分的部分和柵極指狀物5的外緣區域形成有單元區域7、45。

更具體地，在該實施方式中，柵極金屬44被形成為平面視四邊形形狀，被有選擇地配置于有源區域2的一邊8的中央部。再有，有源區域2的一邊8（配置有柵極金屬44的邊）以外的邊為一邊8的對邊9、以及分別與這些邊8、9的兩端部連續的邊10、11。

柵極指狀物5包含：空開間隔地包圍柵極金屬44的周圍的焊盤周邊部12、以及從該焊盤周邊部12起在沿著有源區域2的該一邊8的方向和與該一邊8正交的方向的每一個上延伸的第一指狀物13和第二指狀物14。

焊盤周邊部12形成為沿著柵極金屬44的周圍的平面視方形環狀。

第一指狀物13相對于焊盤周邊部12向朝向邊10和其相反的邊11的方向沿著邊8形成一對。

第二指狀物14包含沿與第一指狀物13正交的方向到邊9之前橫穿有源區域2的直線狀的主部位15、以及與該主部位15整體地連接且從該連接處沿著第一指狀物13延伸的多個枝部16。枝部16在該實施方式中連接于主部位15的頂端部和主部位15的中途部這二處來形成合計二對，但是，其數量并不被特別限制。

像這樣，在有源區域2中，利用第一指狀物13和第二指狀物14（主部位15和枝部16）劃分單元區域7、45。在該實施方式中，在由第二指狀物14的主部位15和中央的枝部16形成的交叉部的各角一個一個地形成合計4個的內側單元區域7。此外，在有緣區域2的周緣與柵極指狀物5之間沿著有源區域2的周緣形成環狀的外側單元區域45。

源極金屬43以覆蓋內側和外側單元區域7、45的大致整體的方式形成。在鈍化膜40形成有合計4個的開口42，以使源極焊盤6一個一個地配置于各內側單元區域7。

此外，在源極金屬43形成有與柵極金屬44的形狀對應的凹部17。柵極金屬44相對于第一指狀物13被后移（set back）配置于有源區域2的內側方向側，凹部17是為了回避該柵極金屬44而形成的凹處。

圖2是由圖1的點劃線II包圍的區域的放大圖。也就是說，是放大地示出半導體裝置1的柵極焊盤4和其附近區域的圖。再有，在圖2中，為了明了化，在實際的平面視中，使用實線來示出未露出到半導體裝置1的最外層表面的要素的一部分。

如圖2所示那樣，在由柵極指狀物5（焊盤周邊部12、第一指狀物13和第二指狀物14）劃分的內側和外側單元區域7、45中排列多個晶體管單元18。

關于多個晶體管單元18，在該實施方式中，在內側和外側單元區域7、45的每一個中，在平面視中呈矩陣狀地排列。在柵極指狀物5的附近，多個晶體管單元18配合柵極指狀物5的形狀排列。例如，多個晶體管單元18配合焊盤周邊部12的角部的形狀彎曲地排列，配合直線狀的第二指狀物14的主部位15的形狀呈直線狀地排列。源極金屬43以覆蓋這些多個晶體管單元18的方式形成。

再有，在圖2中，為了明了化，僅表示由源極金屬43覆蓋的多個晶體管單元18的一部分。此外，多個晶體管單元18的排列方式并不限于矩陣狀，例如，也可以是條紋狀、交錯狀等。此外，各晶體管單元18的平面形狀并不限于四邊形形狀，例如，也可以是圓形形狀、三角形形狀、六邊形形狀等。

在彼此相鄰的晶體管單元18之間形成有作為本發明的控制電極的一個例子的柵極電極19。關于柵極電極19，在內側和外側單元區域7、45中，被配置在矩陣狀的晶體管單元18的各間，作為整體而形成為平面視格子狀。另一方面，該柵極電極19不僅形成于內側和外側單元區域7、45，也形成于配置有柵極指狀物5的區域，該柵極指狀物5的下方的部分與柵極指狀物5接觸。

在該實施方式中，柵極電極19的一部分被形成于第一指狀物13和第二指狀物14的下方區域，作為接觸部與第一指狀物13和第二指狀物14相對。在圖2中，為了明了化，使用附有陰影線的區域來表示柵極電極19的形成于該下方區域的部分。由此，彼此相鄰的內側單元區域7的柵極電極19經由在下方橫穿第二指狀物14的柵極電極19連續。該柵極電極19的連續方式關于與柵極金屬44鄰接的內側單元區域7和外側單元區域45之間也是相同的。也就是說，這些區域的柵極電極19經由在下方橫穿第一指狀物13的柵極電極19連續。

而且，第一指狀物13和第二指狀物14分別通過柵極接觸件（gate contact）20與配置于其下方區域的柵極電極19連接。關于柵極接觸件20，在從第一指狀物13和第二指狀物14的各側緣空開間隔的指狀物中央部沿著各個長尺寸方向呈直線狀地形成。

此外，在該實施方式中，在柵極金屬44的下方配置有多個內置電阻21。將多個內置電阻21配置在離柵極金屬44的平面形狀的重心位置彼此大致等距離的位置，由此，關于多個內置電阻21的配置具有對稱性是優選的。在該實施方式中，在從平面視四邊形形狀的柵極金屬44的重心G起處于等距離的柵極金屬44的各角部一個一個地配置多個內置電阻21。由此，對4個內置電阻21賦予對稱性。

關于這樣的對稱性的圖案，進行了各種考慮，例如，2個內置電阻21也可以被一個一個地配置在處于對角關系的柵極金屬44的2個角部，也可以被一個一個地以彼此面對面的方式配置在處于對邊關系的柵極金屬44的2個邊。此外，例如，在柵極金屬44為平面視圓形形狀的情況下，2個內置電阻21被一個一個地配置在該柵極金屬44的直徑的兩端也可，在柵極金屬44為平面視三角形形狀的情況下，3個內置電阻21被一個一個地配置在該柵極金屬44的3個角部也可。

各內置電阻21以橫穿柵極金屬44與柵極指狀物5（焊盤周邊部12）之間的環狀的縫隙區域26且跨越它們的方式形成。由此，內置電阻21與柵極金屬44和柵極指狀物5的每一個相對。柵極金屬44和柵極指狀物5（焊盤周邊部12）分別通過作為本發明的接觸通路（contact via）的一個例子的焊盤側接觸件22和單元側接觸件23與配置在其下方區域的內置電阻21連接。

在該實施方式中，4個內置電阻21從處于對邊關系的柵極金屬44的2個邊的各周緣部24的下方向與該邊正交的外側方向延伸至焊盤周邊部12的下方。各內置電阻21被形成為平面視四邊形形狀，例如，具有200μm□以下（200μm×200μm以下）的大小。在實用上，只要內置電阻21的大小為每一個200μm□以下，則能夠使SiC外延（epitaxial）層28（參照圖3b）上的區域之中的為了內置電阻21而成為犧牲的區域的面積小，能夠謀求省空間化。

此外，焊盤側接觸件22和單元側接觸件23分別被形成為沿著柵極金屬44和焊盤周邊部12的邊彼此平行的直線狀。

將內置電阻21配置在回避了柵極金屬44的中央部的周緣部24的下方，進而，使用鈍化膜40覆蓋配置有內置電阻21的區域的上方區域，由此，在柵極金屬44的中央部確保有作為由內置電阻21包圍的本發明的線區域的柵極焊盤4。柵極焊盤4為連接焊線的區域。

即，在該實施方式中，有選擇地使用鈍化膜40覆蓋配置有內置電阻21的柵極金屬44的各角部，使柵極金屬44的其他的部分從開口41露出。由此，在半導體裝置1的最外層表面，各角部向內側方向凹陷的平面視四邊形形狀的柵極焊盤4露出。像這樣，使用鈍化膜40覆蓋配置有內置電阻21的區域的上方區域，由此，能夠防止在焊線的接合時焊線被錯誤地接合于柵極金屬44中的與內置電阻21重疊的部分。其結果是，能夠抑制在焊線的接合時內置電阻21由于超聲波等的沖擊而受到損壞或由于其而被破壞。

圖3a和圖3b是由圖2的雙點劃線III包圍的區域的放大圖，圖3a示出平面圖，圖3b示出使用圖3a的切斷線IIIb-IIIb切斷半導體裝置1時的剖面圖。再有，在圖3a和圖3b中，為了明了化，存在各結構要素的比例尺與圖1和圖2不同的情況，即使在圖3a與圖3b之間也存在各結構要素的比例尺不同的情況。此外，在圖3a和圖3b中，為了明了化，在實際的平面視中使用實線來示出未露出到半導體裝置1的最外層表面的要素的一部分。

接著，與半導體裝置1的剖面構造一起說明內置電阻21和其附近區域的更詳細的結構。

半導體裝置1包含SiC基板27和SiC外延層28。SiC外延層28層疊于SiC基板27，該層疊構造示出為本發明的SiC半導體層的一個例子。

SiC基板27和SiC外延層28分別為n⁺型和n^-型的SiC。n⁺型的SiC基板27的雜質濃度例如為1×10¹⁷cm^-3~1×10²¹cm^-3。另一方面，n^-型的SiC外延層28的雜質濃度例如為1×10¹⁴cm^-3~1×10¹⁷cm^-3。此外，作為n型雜質，例如能夠使用N（氮）、P（磷）、As（砷）等（以下，相同）。

在內側單元區域7中，在SiC外延層28的表面部形成多個晶體管單元18。多個晶體管單元18包含p^-型體（body）區域29、有選擇地形成于從p^-型體區域29的周緣空開間隔的內側方向區域的n⁺型源極區域30、以及有選擇地形成于從n⁺型源極區域30的周緣空開間隔的內側方向區域的p⁺型體接觸（body contact）區域31。此外，SiC外延層28的n^-型的部分為多個晶體管單元18的共同的漏極區域。

如圖3a所示那樣，在平面視中，除了沿著焊盤周邊部12（柵極指狀物5）的晶體管單元18之外，還以包圍p⁺型體接觸區域31的方式形成了n⁺型源極區域30，進而，以包圍n⁺型源極區域30的方式形成了p^-型體區域29。在p^-型體區域29中，包圍n⁺型源極區域30的環狀的區域為在半導體裝置1的接通時形成溝道的溝道區域32。再有，在圖3a和圖3b中未進行圖示，但是，外側單元區域45的多個晶體管單元18也具有同樣的結構。

另一方面，在沿著焊盤周邊部12（柵極指狀物5）的晶體管單元18中，p^-型體區域29和p⁺型體接觸區域31分別電連接于后述的p^-型區域34和p⁺型區域33。

p^-型體區域29的雜質濃度例如為1×10¹⁴cm^-3~1×10¹⁹cm^-3，n⁺型源極區域30的雜質濃度例如為1×10¹⁷cm^-3~1×10²¹cm^-3，p⁺型體接觸區域31的雜質濃度例如為1×10¹⁹cm^-3~1×10²¹cm^-3。

為了形成這些區域29~31，例如，通過離子注入在SiC外延層28的表面部形成p^-型體區域29。之后，在p^-型體區域29的表面部通過依次離子注入n型雜質和p型雜質來形成n⁺型源極區域30和p⁺型體接觸區域31。由此，形成由區域29~31構成的晶體管單元18。作為p型雜質，例如，能夠使用B（硼）、Al（鋁）等（以下，相同）。

在有源區域2中，在內側和外側單元區域7、45以外的區域具體的是柵極金屬44、柵極指狀物5和縫隙區域26的下方區域中，在SiC外延層28的表面部形成了p^-型區域34。在p^-型區域34的表面部形成了p⁺型區域33。

關于p⁺型區域33，在SiC外延層28的與內置電阻21相對的區域中，使p^-型區域34的p^-型部分有選擇地露出到SiC表面，在其以外的區域中，自身的p⁺型部分以有選擇地露出到SiC表面的方式遍及柵極金屬44等的下方區域的大致整個區域形成。也就是說，關于柵極金屬44和柵極指狀物5，在配置有內置電阻21的區域中與p^-型部分相對，但是，在其以外的大部分的區域中與p⁺型部分相對。此外，p⁺型區域33和p^-型區域34分別以延伸到源極金屬43的下方的方式形成，在源極金屬43（在該實施方式中，源極焊盤6的外緣方向部分）的下方，整體地連接于p⁺型體接觸區域31和p^-型體區域29。再有，在圖3a中，使用附有陰影線的區域來表示沿著焊盤周邊部12（柵極指狀物5）的晶體管單元18的p⁺型體接觸區域31和p⁺型區域33。在實用上，p⁺型體接觸區域31與源極金屬43一起被固定為接地電位，由此，p⁺型區域33以0V穩定。因此，優選的是，如該實施方式那樣，使柵極金屬44和柵極指狀物5的大部分與p⁺型區域33相對。

p⁺型區域33和p^-型區域34分別通過與p⁺型體接觸區域31和p^-型體區域29相同的工序形成，其雜質濃度和深度也相同。

在SiC外延層28的表面形成有作為本發明的絕緣膜的一個例子的柵極絕緣膜35。柵極絕緣膜35由二氧化硅等絕緣材料構成，例如具有0.001μm~1μm的厚度。柵極絕緣膜35為用于從SiC外延層28絕緣柵極電極19和內置電阻21的共同的絕緣膜。

在柵極絕緣膜35上形成了柵極電極19和內置電阻21。柵極電極19被形成為以夾著柵極絕緣膜35的方式與各晶體管單元18的溝道區域32相對。另一方面，內置電阻21被形成為以夾著柵極絕緣膜35的方式與p^-型區域34的露出p^-型部分相對。

柵極電極19和內置電阻21都由p型的多晶硅構成，通過同一工序形成也可。在該實施方式中，柵極電極19和內置電阻21包含B（硼）來作為p型雜質。含有B（硼）多晶硅相對于在Si半導體裝置中通常使用的含有磷（P）多晶硅的比電阻值大。因此，含有硼多晶硅（內置電阻21）在實現相同的電阻值的情況下也使用比含有磷多晶硅小的面積就可以。因此，能夠使在SiC外延層28上的內置電阻21的占有面積小，因此，能夠謀求空間的有效利用。

多晶硅所包含的p型雜質的濃度能夠配合柵極電極19和內置電阻21各自的設計電阻值適當變更。該濃度在該實施方式中被設定為內置電阻21的薄層電阻（sheet resistance）為10Ω/□以上。在實用上，只要內置電阻21的薄層電阻為10Ω/□以上，則即使不使內置電阻21的面積變大，也能夠簡單地使內置電阻21整體的電阻值比多個半導體裝置1間的電阻值的偏差大。例如，在電阻值的偏差為0.1Ω~20Ω的情況下，能夠以小的面積來使內置電阻21的電阻值為2Ω~40Ω。其結果是，能夠使SiC外延層28上的區域之中的為了內置電阻21而成為犧牲的區域的面積小，因此，向其他的要素的布局的影響少就可以。此外，在該情況下，優選的是，合計了柵極電極19的電阻值和內置電阻21的電阻值的電阻值為4Ω~50Ω。

此外，優選的是，柵極電極19和內置電阻21的厚度為2μm以下。通過使內置電阻21的厚度為2μm以下，從而能夠簡單地使內置電阻21整體的電阻值比多個半導體裝置1間的電阻值的偏差大。相反地，當內置電阻21過于厚時，其電阻值過于變低，因此，不可說是優選的。

在柵極絕緣膜35上以覆蓋柵極電極19和內置電阻21的方式形成了層間膜36。層間膜36由二氧化硅等絕緣材料構成，例如，具有0.1μm~5μm的厚度。

此外，層間膜36被形成為進入到柵極絕緣膜35上的區域之中未配置有柵極電極19和內置電阻21的區域（第一區域）中。由此，在未配置有內置電阻21的區域中，能夠使SiC外延層28與柵極金屬44的距離（絕緣膜的厚度T）大，因此，能夠降低它們之間的電容。

以貫通該層間膜36的方式形成了焊盤側接觸件22和單元側接觸件23。焊盤側接觸件22和單元側接觸件23分別由與柵極金屬44和柵極指狀物5（焊盤周邊部12）整體地形成的金屬通路形成。

此外，在層間膜36相對于n⁺型源極區域31和p⁺型體接觸區域31以貫通的方式形成用于從源極金屬43取得接觸的源極接觸件46。源極接觸件46由與源極金屬43整體地形成的金屬通路構成。

在層間膜36上彼此空開間隔地形成柵極金屬44、柵極指狀物5和源極金屬43。

而且，以覆蓋柵極金屬44、柵極指狀物5和源極金屬43的方式在層間膜36上形成了鈍化膜40。在鈍化膜40形成使柵極金屬44和源極金屬43的一部分露出的開口41、42。

如以上那樣，根據半導體裝置1，如圖3a和圖3b所示那樣，多晶硅電阻（內置電阻21）介于柵極金屬44與柵極指狀物5（焊盤周邊部12）之間。也就是說，內置電阻21介于從外部通向多個晶體管單元18的電流路徑的中途之間。

調節該內置電阻21的電阻值，由此，能夠在合計了柵極電極19的電阻值和內置電阻21的電阻值的電阻值（柵極電阻）中使內置電阻21的電阻值為主導。因此，即使在將在柵極電極19的電阻值中存在偏差的多個半導體裝置1并聯連接來使用的情況下，也使內置電阻21的電阻值比該偏差大，由此，能夠限制電流對柵極電極19的電阻值相對低的半導體裝置1的流入。其結果是，能夠降低該使用時的噪聲的產生。

而且，構成內置電阻21的多晶硅為能夠通過雜質的注入等簡單地控制電阻值的材料，此外，關于其加工，也通過以往的半導體制造技術來確定。因此，也能夠在內置電阻21的導入時避免半導體裝置1自身和具備其的模塊的構造變得復雜。

再有，關于內置電阻21，也與柵極電極19同樣地，由于制造半導體裝置1時的加工精度（蝕刻尺寸等）的偏差而存在在大小或厚度中產生偏差的情況，但是，與柵極電極19相比，加工尺寸小。因此，基本沒有內置電阻21偏差成為噪聲產生的契機的情況。

此外，內置電阻21在柵極金屬44的下方連接于柵極金屬44，因此，能夠使用從外部通向多個晶體管單元18的電流路徑的入口部限制柵極電流的流入。由此，能夠防止沖擊電流僅流向特定的晶體管單元18。

例如，在圖2中，考慮內置電阻21在柵極指狀物5的第一指狀物13、第二指狀物14的中途部形成為這些指狀物13、14的迂回路徑的情況。在該情況下，存在如下情況：在比該內置電阻21靠近柵極金屬44的側，沖擊電流在到達內置電阻21之前從指狀物13、14經由柵極接觸件20流向柵極電極19。與此相對地，如該實施方式那樣，只要能夠使用電流路徑的入口部限制柵極電流，則能夠降低在多個晶體管單元18間的開關（switching）速度的偏差。

進而，如圖2所示那樣，以具有對稱性的方式配置內置電阻21。根據該特征，也能夠降低在多個晶體管單元18間的開關速度的偏差。

此外，如圖3a和圖3b所示那樣，在SiC外延層28中，與內置電阻21相對的區域為具有1×10¹⁹cm^-3以下的雜質濃度的p^-型區域34。因此，能夠良好地抑制柵極絕緣膜35的絕緣破壞。進而，p^-型區域與n型區域相比難以蓄積載流子（carrier），因此，也能夠降低以夾著柵極絕緣膜35的方式彼此相對的內置電阻21與p^-型區域34之間的電容。

此外，如圖3a和圖3b所示，柵極金屬44和內置電阻21通過由金屬通路構成的焊盤側接觸件22連接。因此，通過沿著SiC外延層28的表面變更焊盤側接觸件22的位置的加工、變更通路的直徑的加工等，在從外部通向多個晶體管單元18的電流路徑中，能夠簡單地調節內置電阻21所貢獻的電阻值。

例如，如在圖3b中由虛線示出的焊盤側接觸件37那樣，只要比焊盤側接觸件22靠近焊盤周邊部12，就能夠使相對于內置電阻21的從接觸件位置到焊盤周邊部12的距離從D₁向D₂簡單地變短。由此，能夠使內置電阻21的電阻值變小。相反地，越是遠離焊盤周邊部12，越是能夠使內置電阻21的電阻值變大。此外，如在圖3a中由虛線示出的焊盤側接觸件38那樣，只要使通路直徑比焊盤側接觸件22小，就能夠使朝向內置電阻21的電流路徑的電阻值變大。相反地，越是使通路直徑變大，越是能夠使該路徑的電阻值變小。

而且，這些加工只要在形成焊盤側接觸件22（通路）時使用配合了距離設計或通路直徑設計的掩模即可，因此，也能夠防止制造工序變得復雜。

以下，對本發明的實施方式進行了說明，但是，本發明進而也能夠使用其他的方式來實施。

例如，在前述的實施方式中，提出了晶體管單元18為平面柵（planar gate）構造的MOSFET單元的情況，但是，晶體管單元18如圖4所示那樣為溝槽柵（trench gate）構造的MOSFET單元也可。在該情況下，柵極電極19經由柵極絕緣膜35而埋設于在多個晶體管單元18的各間形成的柵極溝槽39。

此外，晶體管單元18也可以為平面柵構造或溝槽柵構造的IGBT單元。在該情況下，只要使用p⁺型SiC基板 27來代替n⁺型SiC基板27即可。

此外，內置電阻21不需要埋入到柵極金屬44的下方的層間膜36中，例如，在層間膜36的表面將連接柵極金屬44與柵極指狀物5的多晶硅布線形成為本發明的內置電阻也可。

此外，作為內置電阻21的材料，也可以使用具有與柵極金屬44和柵極指狀物5相同或比其大的電阻值的材料（例如，Al（鋁）、AlCu（鋁-銅合金）、Cu（銅）等金屬布線）來代替多晶硅。即使內置電阻21為金屬，也能夠使柵極金屬44與柵極指狀物5之間的距離長，因此，能夠使合計了柵極電極19的電阻值和內置電阻21的電阻值的電阻值變大。

此外，內置電阻21不需要形成在柵極金屬44的下方，例如，也可以形成在柵極指狀物5的下方。

此外，內置電阻21也可以為沿著柵極金屬44的周緣部24的一部分的直線狀，也可以為沿著柵極金屬44的周緣部24的全周的環狀。

此外，也可以采用反轉前述的半導體裝置1的各半導體部分的導電型后的結構。例如，在半導體裝置1中，p型的部分為n型而n型的部分為p型也可。

圖5是示出應用了本發明的一個實施方式的半導體裝置的模塊的電路的電路圖。

模塊100包含多個半導體裝置（芯片）101~104、漏極端子105、源極端子106、以及柵極端子107。各半導體裝置101~104由圖1~圖3所示的半導體裝置1構成。各半導體裝置101~104也可以由圖4所示的半導體裝置構成。多個半導體裝置101~104被并聯連接。

各半導體裝置101~104包含并聯連接的多個晶體管單元18（參照圖2、圖3a和圖3b）、并聯連接的4個內置電阻41（參照圖2、圖3a和圖3b）。在圖5中，使用一個晶體管單元Tr來表示并聯連接的多個晶體管單元18，使用1個電阻R來表示并聯連接的4個內置電阻41。

各半導體裝置101~104的柵極電極經由內置于其的內置電阻R與模塊100的柵極端子107連接。各半導體裝置101~104的漏極電極與模塊100的漏極端子105連接。各半導體裝置101~104的源極電極與模塊100的源極端106連接。

在該模塊100中，在各半導體裝置101~104內內置有具有比各半導體裝置101~104內的柵極電阻大的電阻值的內置電阻R。因此，在該模塊100中，與將具有比各半導體裝置101~104內的柵極電阻大的電阻值的外置的柵極電阻設置在各半導體裝置101~104中的情況相比，模塊的構造變得簡單。

對本發明的實施方式詳細地進行了說明，但是，這些只不過是為了使本發明的技術的內容明顯而使用的具體例，本發明不應該被解釋為限定于這些具體例，本發明的范圍僅被附上的權利要求書限定。

本申請對應于在2013年11月28日向日本專利局提出的特愿2013-246474號，該申請的全部公開通過引用而被編入于此。

附圖標記的說明

1 半導體裝置

2 有源區域

4 柵極焊盤

5 柵極指狀物

7 內側單元區域

12 焊盤周邊部

13 第一指狀物

14 第二指狀物

15 主部位

16 枝部

18 晶體管單元

19 柵極電極

20 柵極接觸件

21 內置電阻

22 焊盤側接觸件

23 單元側接觸件

24 周緣部

27 SiC基板

28 SiC外延層

29 p^-型體區域

30 n⁺型體區域

31 p⁺型體接觸區域

32 溝道區域

33 p⁺型區域

34 p^-型區域

35 柵極絕緣膜

36 層間膜

37 焊盤側接觸件

38 焊盤側接觸件

39 柵極溝槽

44 柵極金屬。