晶體管及其形成方法與流程

本發明涉及半導體技術領域，特別涉及一種晶體管及其形成方法。

背景技術：
隨著半導體制造技術的飛速發展，半導體器件為了達到更快的運算速度、更大的資料存儲量以及更多的功能，半導體芯片向更高集成度方向發展。而半導體芯片的集成度越高，半導體器件的特征尺寸（CD，CriticalDimension）越小。目前，半導體器件的特征尺寸逐步縮小，在制造半導體器件時需要用到應力應變技術（stressstraintechnology），例如應力近接技術（stressproximatetechnology，SPT）。圖1至圖2為現有技術中采用應力近接技術的晶體管的制造方法的剖面結構示意圖。請參考圖1，提供基底10，在所述基底10表面形成柵極結構，所述柵極結構包括位于基底10表面的柵介質層11和位于所述柵介質層表面的柵極12。對柵極結構兩側的基底10進行輕摻雜離子注入，在基底10中形成輕摻雜源區和輕摻雜漏區（圖中未標號）。在所述柵極12兩側依次形成氮化硅阻擋側墻131、覆蓋所述氮化硅阻擋側墻的氧化硅側墻132和覆蓋所述氧化硅側墻132的氮化硅側墻133。所述氮化硅阻擋側墻131可以限定源區、漏區和溝道區域之間的距離，防止短溝道效應；氮化硅側墻133用于控制源漏上的金屬硅化物層與柵極之間的距離；氧化硅側墻132則作為后續去除所述氮化硅側墻133的刻蝕阻擋層。對柵極結構兩側的基底10進行重摻雜離子注入，形成源區141和漏區142，再在所述源區141、漏區142表面形成金屬硅化物層15。請參考圖2，選擇性去除所述氮化硅側墻133（如圖1所示），形成覆蓋所述柵極結構以及氧化硅側墻132的應力層16。去除所述氮化硅側墻133可以減小應力層16與溝道區域之間的距離。現有技術中，需要在柵極結構兩側形成三層側墻，工藝步驟復雜，成本較高。并且在最后形成的應力層和柵極結構之間仍然具有氧化硅側墻132和氮化硅阻擋側墻131，所述氧化硅側墻132仍舊會降低應力層16對溝道區域的應力效果。如果要去除所述氧化硅側墻，還需要多一步刻蝕工藝，增加工藝步驟。并且所述柵極兩側的氮化硅阻擋側墻131的介電常數較高，使得形成的晶體管的柵極結構周圍的寄生電容較高，影響晶體管的性能。更多關于晶體管的形成方法的技術，請參考專利公開號為US2007/0072402A1的美國專利。

技術實現要素：
本發明解決的問題是提供一種晶體管及其形成方法，所述晶體管的形成方法可以提高所述晶體管溝道區域受到的應力大小，并且降低晶體管柵極結構周圍的寄生電容。為解決上述問題，本發明的技術方案提出了一種晶體管的形成方法，包括：提供半導體襯底，所述半導體襯底內具有隔離結構，在所述隔離結構兩側的半導體襯底表面上具有柵極結構，所述柵極結構包括位于半導體襯底表面的柵介質層和位于所述柵介質層表面的柵極；在所述柵極結構兩側形成第一側墻，所述第一側墻為摻雜的氮化硅層；在所述第一側墻表面形成第二側墻，所述第二側墻覆蓋第一側墻，所述第二側墻的刻蝕速率大于第一側墻的刻蝕速率；在所述柵極結構兩側的半導體襯底內形成源極和漏極；在所述源極、漏極表面形成金屬硅化物層；去除所述第二側墻；在所述半導體襯底表面形成應力層，所述應力層覆蓋半導體襯底表面、金屬硅化物層表面、柵極的表面，以及第一側墻的表面。可選的，所述第一側墻的摻雜元素為碳或硼，所述摻雜元素的摩爾濃度為3%~30%。可選的，所述第二側墻和第一側墻的刻蝕選擇比為4：1~27：1。可選的，所述第一側墻的形成工藝為化學氣相沉積工藝或原子層沉積工藝，所述第二側墻的形成工藝為化學氣相沉積工藝或原子層沉積工藝。可選的，所述第一側墻的厚度范圍為2納米~10納米，所述第一側墻在磷酸溶液中的刻蝕速率小于5納米每分鐘。可選的，所述第一側墻的形成方法為：采用SiH2Cl2、NH3和C2H4作為反應氣體，所述反應的溫度范圍為450℃~650℃，其中SiH2Cl2的流量為0.1標況升每分~5標況升每分，NH3的流量為0.2標況升每分~5標況升每分，C2H4的流量為0.1~5標況升每分，最終形成的第一側墻內碳的濃度范圍為1E21個原子每立方厘米~5E22個原子每立方厘米。可選的，所述第一側墻為多層堆疊結構，所述多層堆疊結構包括互相堆疊的氮化硅層和摻雜氮化硅層，所述第一側墻內的氮化硅層和摻雜氮化硅層的厚度比為1:2~1:50。可選的，所述第一側墻的多層堆疊結構采用循環沉積工藝形成。可選的，所述第一側墻內的氮化硅層的形成方法為原子層沉積工藝，采用SiH2Cl2和NH3作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托；所述第一側墻內的摻雜氮化硅層的形成方法為原子層沉積工藝，采用SiH2Cl2、NH3和C2H4作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，C2H4的流量為0.2標況升每分~5標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托。可選的，所述第二側墻為氮化硅層。可選的，所述第二側墻為多層堆疊結構，所述多層堆疊結構包括互相堆疊的氮化硅層和摻雜氮化硅層，所述第二側墻內的氮化硅層和摻雜氮化硅層的厚度比為2:1~50:1。可選的，所述第二側墻中摻雜氮化硅層的摻雜元素為碳或硼，第二側墻中雜元素的摩爾濃度為0.5%~3%。可選的，所述第二側墻的多層堆疊結構采用循環沉積工藝形成。可選的，去除所述第二側墻的方法為：采用磷酸溶液作為刻蝕溶液，所述磷酸溶液的溫度范圍為120℃~165℃，刻蝕時間為1分鐘~65分鐘。為解決上述問題，本發明還提供了一種采用上述方法形成的晶體管，所述晶體管包括：半導體襯底；位于所述半導體襯底上的隔離結構和柵極結構，所述柵極結構包括位于半導體襯底表面的柵介質層和位于所述柵介質層表面的柵極；位于所述柵極結構兩側的第一側墻，所述第一側墻為摻雜的氮化硅層；位于所述柵極結構兩側的半導體襯底內的源極和漏極；位于所述源極、漏極表面的金屬硅化物層；位于半導體襯底表面的應力層，所述應力層覆蓋所述源極、漏極、金屬硅化物層、柵極以及第一側墻的表面。可選的，所述第一側墻的摻雜元素為碳或硼，所述摻雜元素的摩爾濃度為3%~30%。可選的，所述第一側墻中摻雜元素的濃度范圍為1E21個原子每立方厘米~5E22個原子每立方厘米。可選的，所述第一側墻的厚度范圍為2納米~10納米。可選的，所述第一側墻在磷酸溶液中的刻蝕速率小于5納米每分鐘。可選的，所述第一側墻為多層堆疊結構，所述多層堆疊結構包括互相堆疊的氮化硅層和摻雜氮化硅層，其中，氮化硅層和摻雜氮化硅層的厚度比為1:2~1:50。與現有技術相比，本發明具有以下優點：本發明的技術方案，在晶體管的柵極結構側壁形成第一側墻之后，直接在所述第一側墻表面形成第二側墻，然后在形成源極、漏極以及源極、漏極表面的金屬硅化物層之后去除所述第二側墻，再在形成覆蓋所述晶體管的應力層。由于第二側墻的刻蝕速大于第一側墻的刻蝕速率，所以第一側墻既作為柵極結構的保護側墻，又作為刻蝕第二側墻的刻蝕阻擋層。與現有技術相比，晶體管的柵極結構與應力層之間只具有一層第一側墻，所述應力層與溝道的距離較短，能夠有效提高所述溝道區域受到的應力大小。進一步的，所述第一側墻的材料是摻雜的氮化硅層，所述第一側墻在磷酸溶液中的刻蝕速率較低，并且所述刻蝕速率與摻雜濃度成反比，可以通過調節摻雜濃度調節刻蝕速率。與純的氮化硅層相比，所述第一側墻的介電常數下降，能夠有效降低所述柵極結構周邊的寄生電容值。并且所述第一側墻采用摻雜的氮化硅層還可以阻擋第一側墻下方的輕摻雜源漏擴展區的摻雜離子向外擴散，從而減少摻雜離子的損失，降低電阻率。進一步的，所述第一側墻可以是氮化硅層和摻雜氮化硅層的多層堆疊結構，可以通過調節摻雜氮化硅層和氮化硅層的厚度比例來調節所述第一側墻內摻雜元素的濃度，從而調節第一側墻的刻蝕速率以及第一側墻的介電常數。進一步的，所述第二側墻的材料可以是氮化硅層和摻雜氮化硅層的多層堆疊結構，其中摻雜元素的濃度較低，使第二側墻在磷酸溶液中的刻蝕速率較高。與純的氮化硅層相比，所述摻低含量碳的氮化硅層可以阻止晶體管的輕摻雜源漏擴展區的摻雜離子，例如硼、磷等向外面擴散，從而減少摻雜離子的損失，降低電阻率。所述第二側墻可以通過調節摻雜氮化硅層和氮化硅層的厚度比例來調節所述第二側墻的刻蝕速率以及所述第二側墻的對輕摻雜源漏擴展區內的摻雜離子的阻擋效果。進一步的，由于只需要在柵極結構兩側形成兩層側墻，與現有技術形成三層側墻相比，柵極結構兩側的側墻厚度下降。在相鄰柵極結構之間距離相同的情況下，由于側墻厚度下降，使得形成側墻之后的柵極結構之間的間距增加，降低了柵極結構兩側溝槽的深寬比，降低了在溝槽內進行外延沉積的難度，防止在沉積過程中產生空洞等缺陷，提高后續形成金屬硅化物的工藝中沉積的金屬層的質量，以及提高后續沉積形成的應力層的質量。附圖說明圖1至圖2是本發明的現有技術中形成晶體管的剖面示意圖；圖3至圖9是本發明的實施例中晶體管的形成過程的剖面示意圖。具體實施方式如背景技術中所述，現有技術中形成晶體管的方法需要在晶體管的柵極結構兩側形成三層側墻，步驟復雜，并且工藝成本較高。并且所述氮化硅側墻的介電常數較高，使得形成的晶體管的柵極結構周圍的寄生電容較高，影響晶體管的性能。本發明提出的晶體管的形成方法，在柵極結構兩側形成第一側墻和第二側墻，所述第一側墻為摻雜的氮化硅層，再形成源極和漏極以及源極和漏極表面的金屬硅化物層，然后去除第二側墻，形成應力層。去除第二側墻可以降低應力層與晶體管溝道區域之間的距離，提高所述應力層對晶體管的應力作用，并且所述第一側墻的介電常數較底，能夠降低晶體管柵極結構周圍的寄生電容。為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。所描述的實施例僅僅是本發明的可實施方式的一部分，而不是其全部。在詳述本發明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。根據所述實施例，本領域的普通技術人員在無需創造性勞動的前提下可獲得的所有其它實施方式，都屬于本發明的保護范圍。因此本發明不受下面公開的具體實施的限制。請參考圖3，提供半導體襯底100，所述半導體襯底100內具有隔離結構101，在所述隔離結構101兩側的半導體襯底100表面具有柵極結構200，所述柵極結構200包括位于半導體襯底表面的柵介質層201和位于所述柵介質層201表面的柵極202。所述半導體襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導體材料，可以是體材料，也可以是復合結構如絕緣體上硅。本領域的技術人員可以根據半導體襯底100上形成的半導體器件選擇所述半導體襯底100的類型，因此所述半導體襯底的類型不應限制本發明的保護范圍。本發明的實施例中，所述半導體襯底100為硅襯底。在本實施例中，所述半導體襯底100內的隔離結構101為淺溝槽隔離結構（STI，shallowtrenchisolation），但所述隔離結構101不限于淺溝槽隔離結構，也可以為本領域技術人員公知的其他隔離結構。所述隔離結構101的形成方法為：在所述半導體襯100內形成溝槽（未標示），然后通過熱氧化法在溝槽內壁形成墊氧化層（圖中未示出），然后再在所述溝槽內填充滿二氧化硅，形成淺溝槽隔離結構101。在所述隔離結構101兩側的半導體襯底100表面具有柵極結構200，所述柵極結構200包括位于半導體襯底表面的柵介質層201和位于所述柵介質層201表面的柵極202。所述柵介質層201的材料為氧化硅、氮氧化硅或高k介質材料以及其他本領域技術人員公知的材料。所述柵極202的材料為多晶硅、金屬或者本領域技術人員公知的其他材料，其中金屬可以為如Ti、Co、Ni、Al、W等。本實施例中，所述柵極202的材料為金屬。在本發明的其他實施例中，所述柵極202和柵介質層201之間還可以形成有功函數調整層或擴散阻擋層。在本發明的其他實施例中，還可以對柵極結構兩側的半導體襯底100內進行輕摻雜離子注入，形成輕摻雜源漏擴展區。請參考圖4，在所述柵極結構200兩側形成第一側墻203，所述第一側墻203覆蓋柵極結構200的側壁。具體的，所述第一側墻203的材料為摻雜的氮化硅層，所述第一側墻203的厚度為2nm~10nm，所述第一側墻203的摻雜元素可以是碳或硼，并且第一側墻203內的摻雜元素的摩爾濃度為3%~30%。所述第一側墻203的形成工藝為化學氣相沉積或原子層沉積工藝。本實施例中，所述第一側墻203的材料為摻碳的氮化硅層，所述第一側墻203采用的形成工藝為化學氣相沉積工藝，包括：采用SiH2Cl2、NH3和C2H4作為反應氣體，所述反應的溫度范圍為450℃~650℃，其中SiH2Cl2的流量為0.1標況升每分~5標況升每分，NH3的流量為0.2標況升每分~5標況升每分，C2H4的流量為0.1~5標況升每分，最終形成的第一側墻203內碳的濃度范圍為1E21個原子每立方厘米~5E22個原子每立方厘米。所述第一側墻203與未摻雜的氮化硅層相比，在磷酸溶液或者氫氟酸溶液中的刻蝕速率較低，所述第一側墻203在磷酸中的刻蝕速率小于10納米每分鐘，可以是0.1納米每分鐘~5納米每分鐘。在本發明的其他實施例中，所述第一側墻203還可以是多層堆疊結構，所述多層堆疊結構包括多層互相堆疊的氮化硅層和摻雜氮化硅層，所述摻雜氮化硅層的摻雜元素可以是碳或硼。所述第一側墻203采用循環沉積工藝形成，依次形成氮化硅層、摻雜氮化硅層，并重復所述沉積形成多層堆疊結構。所述第一側墻203內的氮化硅層和摻雜氮化硅層的厚度比為1:2~1:50。在本發明的一個實施例中，所述第一側墻203包括多層堆疊的氮化硅層和摻碳氮化硅層，所述第一側墻203內的氮化硅層的形成工藝為原子層沉積工藝，包括：采用SiH2Cl2和NH3作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托。所述第一側墻203內的摻碳氮化硅層的形成方法為原子層沉積工藝，采用SiH2Cl2、NH3和C2H4作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，C2H4的流量為0.2標況升每分~5標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托。在本發明的一個實施例中，所述第一側墻203的厚度為5nm，首先在半導體襯底100表面、柵極結構200側壁和頂部形成一層厚度為的氮化硅層，然后在氮化硅層表面形成一層厚度為摻碳氮化硅層，然后依次循環所述氮化硅層和摻碳氮化硅層的沉積，共循環10次，形成厚度為5nm第一側墻材料層，然后刻蝕所述第一側墻材料層，形成第一側墻203。在本發明的其他實施例中，也可以是先沉積形成的摻碳氮化硅層再形成的氮化硅層，然后依次循環沉積所述摻碳氮化硅層和氮化硅層的，共循環10次，形成厚度為5nm第一側墻材料層，然后刻蝕所述第一側墻材料層，形成第一側墻203。所述第一側墻203內的氮化硅層和摻雜氮化硅層的厚度都很小，并且互相堆疊，相當于將摻雜氮化硅層均勻分散在氮化硅層中。可以通過控制沉積時間以及循環沉積的次數來調整其中氮化硅層與摻雜氮化硅層的厚度比例，從而調節第一側墻203中摻雜元素的濃度，調整第一側墻203的刻蝕速率和介電常數。而單層結構的摻雜的氮化硅層只能通過調整沉積反應物的濃度來調節摻雜元素的濃度，所以采用多層堆疊的結構對摻雜元素濃度調節的準確度更高更為方便。所述第一側墻203作為后續刻蝕第二側墻的刻蝕阻擋層，并且第一側墻203中由于摻雜了碳或硼等元素，與未摻雜的氮化硅層相比，介電常數明顯下降，可以降低所述晶體管柵極結構周圍的寄生電容。同時第一側墻203還限定了源漏區域和溝道區域之間的距離，防止產生短溝道效應。如果在形成第一側墻203之前對柵極結構200兩側的半導體襯底100進行了輕摻雜離子注入，形成了輕摻雜源漏擴展區，第一側墻203位于所述輕摻雜源漏擴展區上方，與未摻雜的氮化硅層相比，所述第一側墻203還可以阻擋第一側墻203下方的輕摻雜源漏擴展區的摻雜離子，例如硼離子，向外擴散，從而減少摻雜離子的損失，降低源漏區域的電阻。請參考圖5，在所述第一側墻203表面形成第二側墻204，所述第二側墻204覆蓋所述第一側墻203。具體的，所述第二側墻204的刻蝕速率大于第一側墻203的刻蝕速率，第二側墻204和第一側墻203的刻蝕選擇比為4~27。所述第二側墻204的厚度為5nm~30nm。所述第二側墻204的形成工藝包括化學氣相沉積或原子層沉積工藝。本實施例中，所述第二側墻204的材料為氮化硅，形成方法包括：采用SiH2Cl2和NH3作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托。在本發明的其他實施例中，所述第二側墻204還可以是摻低含量雜質的氮化硅層，所述摻雜元素為碳或硼，摻雜元素的摩爾濃度為0.5%~3%。所述摻低含量雜質的氮化硅層在磷酸溶液中的刻蝕速率大于第一側墻203在磷酸溶液中的刻蝕速率。所述低含量雜質的氮化硅層可以是多層堆疊結構，所述多層堆疊結構包括多層互相堆疊的氮化硅層和摻雜氮化硅層。本發明的一個實施例中，所述第二側墻204包括多層互相堆疊的氮化硅層和摻碳氮化硅層。所述第二側墻204采用循環沉積工藝形成，依次形成氮化硅層、摻碳氮化硅層，并重復所述沉積形成多層堆疊結構。所述第二側墻204內的氮化硅層和摻碳氮化硅層的厚度比為2:1~50:1。具體的，所述第二側墻204內的氮化硅層的形成工藝為原子層沉積工藝，包括：采用SiH2Cl2和NH3作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托。所述第二側墻204內的摻碳氮化硅層的形成方法為原子層沉積工藝，采用SiH2Cl2、NH3和C2H4作為反應氣體，其中SiH2Cl2的流量為0.2標況升每分~5標況升每分，NH3的流量為0.5標況升每分~10標況升每分，C2H4的流量為0.2標況升每分~5標況升每分，反應溫度為450℃~650℃，反應壓強為0.02托~1托。在本發明的一個實施例中，所述第二側墻204的厚度為15nm，首先在半導體襯底100表面、第一側墻203表面和柵極202頂部沉積一層厚度為的氮化硅層，然后在氮化硅層表面形成一層厚度為摻碳氮化硅層，然后依次循環所述氮化硅層和摻碳氮化硅層的沉積，共循環15次，形成厚度為15nm的第二側墻材料層，然后刻蝕所述第二側墻材料層，形成第二側墻204。在本發明的其他實施例中，也可以是先沉積形成的摻碳氮化硅層，再形成的氮化硅層，然后依次循環沉積所述摻碳氮化硅層和氮化硅層的，共循環15次，形成厚度為15nm第二側墻材料層，然后刻蝕所述第二側墻材料層，形成第二側墻204。采用所述多層堆疊結構的第二側墻204能夠通過調整循環沉積的循環次數以及沉積的時間來調節其中氮化硅層與摻雜氮化硅層的厚度比例，從而調節其中摻雜元素的濃度，與單層結構的摻雜的氮化硅層相比，可以獲得更低的摻雜濃度，使第二側墻204在磷酸溶液中具有較高的刻蝕速率。并且還可以通過調節摻雜氮化硅層和氮化硅層的厚度比例來調節第二側墻204對位于其下方的源漏擴展區域的摻雜離子的阻擋效果，防止源漏擴展區域的離子向外擴散。所述第二側墻204和第一側墻203的刻蝕選擇比為4~27，后續采用濕法刻蝕工藝去除第二側墻204時，第一側墻203的刻蝕速率小于第二側墻204的刻蝕速率。所以在后續去除所述第二側墻204的時候，所述第一側墻203可以作為刻蝕阻擋層保護所述柵極結構200。所述第二側墻204，一方面用來定義后續形成源極和漏極的位置，另一方面，可以通過第二側墻204的厚度來控制后續在源極和漏極表面形成的金屬硅化物層與柵極之間的距離，防止柵極202和源漏表面的金屬硅化物層之間產生漏電。與未摻雜的氮化硅層相比，第二側墻204采用摻低含量雜質的氮化硅層可以阻止晶體管的輕摻雜源漏擴展區的摻雜離子，例如硼離子，向外擴散，從而減少摻雜離子的損失，降低電阻率。在本發明的其他實施例中，也可以先在所述半導體襯底100表面、柵極結構200的表面形成第一側墻材料層，然后形成覆蓋所述第一側墻材料層的第二側墻材料層，再對所述第一側墻材料層和第二側墻材料層進行刻蝕，同時形成第一側墻203和第二側墻204。請參考圖6，在所述柵極結構200兩側的半導體襯底100內形成源極102和漏極103。具體的，本實施例中，所述源極102和漏極103的形成方法為：以所述柵極結構200、第一側墻203、第二側墻204為掩膜，對所述第二側墻204和隔離結構101之間暴露的半導體襯底100區域進行P型或N型離子注入，并進行退火處理，形成源極102和漏極103。在本發明的其他實施例中，也可以在形成所述第一側墻和第二側墻之前，在所述柵極結構200兩側的有源區內進行輕摻雜離子注入，在形成所述第一側墻203、第二側墻204后，再在所述第一側墻203、第二側墻204兩側暴露出的半導體襯底100內進行重摻雜離子注入，形成源極和漏極，所述輕摻雜離子注入工藝可以降低MOS晶體管的熱載流子注入效應和短溝道效應。該實施例中，第一側墻203和第二側墻204下方半導體襯底100內具有輕摻雜源漏擴展區域，后續形成的第一側墻203和第二側墻204可以阻止所述輕摻雜源漏擴展區域內的摻雜離子向外擴散。在本發明的其他實施例中，還可以以所述柵極結構200、第一側墻203、第二側墻204為掩膜，對所述第二側墻204和隔離結構101之間暴露出的半導體襯底100進行刻蝕，形成溝槽，并在溝槽內利用外延工藝填充滿鍺硅材料或碳化硅材料，形成源極102和漏極103。所述鍺硅材料或碳化硅材料在外延工藝中原位摻雜有P型或N型雜質離子。在其他實施例中，也可以在形成所述鍺硅材料或碳化硅材料后，利用離子注入工藝在所述鍺硅材料或碳化硅材料中摻雜有雜質離子。利用所述鍺硅材料或碳化硅材料形成源極和漏極會對MOS晶體管溝道區的晶格產生應力作用，有利于提高溝道區載流子的遷移速率，提高MOS晶體管的電學性能。請參考圖7，在所述源極102、漏極103表面形成金屬硅化物層301。本發明的實施例中，采用兩步硅化的工藝。首先，采用蒸發或濺射工藝在源極102、漏極103、柵極202以及隔離結構表面形成Ni金屬層，然后采用爐管或快速退火設備，在高純的氮氣環境中，低溫快速退火，所述退火溫度為250℃~350℃，例如退火溫度為260℃，持續時間30秒，形成富鎳相硅化物；隨后，采用濕法刻蝕的方法，去除多余的Ni金屬層；最后，采用高溫快速退火，所述退火溫度為380℃~550℃，例如退火溫度為500℃，持續時間30秒，使富鎳相硅化物發生相變，形成硅化物層301。在本發明的其他實施例中，還可以采用一步硅化工藝：首先采用蒸發或者濺射工藝，在源極102、漏極103、柵極202以及隔離結構表面Ni金屬層；采用爐管或者快速退火設備，在高純度的氮氣環境下高溫快速退火，形成鎳硅化物；最后，采用濕法刻蝕方法，去除多余的Ni，形成硅化物層301。本發明的其他實施例中，所述金屬層的材料還可以是包括Ni、Ta、Ti、W、Co、Pt或Pd中的一種或一種以上的金屬，所述形成的金屬硅化物層301的材料可以是SiNi、SiTa、SiTi或NiSiPt等本技術領域的技術人員公知的金屬硅化物材料。形成所述金屬硅化物層301可以降低所述源極102、漏極103表面的接觸電阻。由于本實施例中，采用的柵極材料為金屬，所述在柵極202表面不會形成金屬硅化物層；在本發明的其他實施例中，如果所述柵極202采用的材料是多晶硅，則在所述多晶硅柵極表面也會形成金屬硅化物層。請參考圖8，去除所述第二側墻204（請參考圖7）。本實施例中，采用濕法刻蝕工藝去除所述第二側墻204。所述濕法刻蝕工藝的刻蝕溶液為磷酸溶液，所述磷酸溶液的溫度范圍為120℃~165℃，刻蝕時間為1min~65min。表1為本實施例的第一側墻203采用的摻雜的氮化硅層與和第二側墻204采用的氮化硅層、和現有技術中采用的氧化硅層在49%氫氟酸以及磷酸溶液中的刻蝕速率表。表1刻蝕速率表薄膜類型300:1的稀氫氟酸溶液磷酸溶液摻碳的氮化硅層0.099納米每分鐘0.2納米每分鐘氮化硅層0.38納米每分鐘5.4納米每分鐘氧化硅層2.9納米每分鐘0.15納米每分鐘由表1中可以看出，所述第一側墻203在磷酸溶液中的刻蝕速率為0.2納米每分鐘，而采用氮化硅形成的第二側墻204在磷酸溶液中的刻蝕速率為5.4納米每分鐘，所述第二側墻204和第一側墻201相比有很高的刻蝕選擇比，所以所述第一側墻203可以作為刻蝕第二側墻204的刻蝕阻擋層，保護柵極結構200。去除所述第二側墻204之后，在柵極結構200兩側只留下第一側墻203，所述第一側墻203為摻雜的氮化硅層，可以是單層結構也可以是氮化硅層和摻雜氮化硅層的堆疊結構，由于所述氮化硅層中摻雜了碳或硼等元素，能夠降低所述第一側墻203的介電常數，從而降低形成的晶體管的柵極結構周邊的寄生電容大小。請參考圖9，在所述半導體襯底100表面形成應力層400，所述應力層400覆蓋半導體襯底100表面、源極102、漏極103和金屬硅化物層301、柵極202以及第一側墻203的表面。所述應力層400的形成工藝為熱化學氣相沉積或者等離子體化學氣相沉積。如果所述形成的晶體管為NMOS晶體管，則所述應力層400的應力類型為張應力，所述張應力能夠對NMOS晶體管的溝道區域提供張應力，提高所述NMOS晶體管的溝道區域內電子的遷移率，從而提高NMOS晶體管的性能。如果所述形成的晶體管為PMOS晶體管，則所述應力層400的應力類型為壓應力，所述壓應力能夠對PMOS晶體管的溝道區域提供壓應力，提高所述PMOS晶體管的溝道區域內空穴的遷移率，從而提高PMOS晶體管的性能。具體的，如果形成CMOS晶體管，首先沉積一層高張應力的應力層，改善CMOS中NMOS的性能，然后通過反應離子刻蝕方法，去除所述PMOS上方的應力層，然后沉積具有壓應力的應力層。這樣，所述CMOS晶體管上的NMOS上方具有張應力的應力層，而PMOS的上方具有壓應力的應力層，可以同時提高所述PMOS和NMOS的性能。由于在形成所述應力層400之前，去除了第二側墻204（請參考圖7），降低了應力層400與晶體管的溝道區域的距離，從而提高了所述應力層400對晶體管的應力效果，可以進一步提高提高晶體管的性能。后續可以在所述應力層400表面形成層間介質層（未示出），并且在所述介質層內刻蝕形成通孔，所述應力層還可以作為通孔刻蝕的阻擋層。請繼續參考圖9，為本實施采用上述方法形成的晶體管的剖面結構示意圖。所述晶體管包括：半導體襯底100；位于所述半導體襯底100上的柵極結構200，所述柵極結構200包括位于半導體襯底100表面的柵介質層201和位于所述柵介質層201表面的柵極202；位于所述柵極結構200兩側的第一側墻203，所述第一側墻203覆蓋柵極結構200的側壁；位于所述柵極結構200兩側的半導體襯底100內的源極102和漏極103；位于所述源極102、漏極103表面的金屬硅化物層301；位于半導體襯底100表面的應力層400，所述應力層400覆蓋晶體管的源極102、漏極103和金屬硅化物層301、柵極202以及第一側墻203的表面。具體的，本實施例中所述第一側墻203的材料為摻雜的氮化硅層，所述第一側墻的厚度為2nm~10nm，所述第一側墻203的摻雜元素可以是碳或硼，并且所述摻雜元素的摩爾濃度為3%~30%。本實施例中，所述第一側墻203的材料為摻碳的氮化硅層，第一側墻203內碳的濃度范圍為1E21個原子每立方厘米~5E22個原子每立方厘米。所述第一側墻203與氮化硅層相比，在磷酸溶液或者氫氟酸溶液中的刻蝕速率較低，所述第一側墻在磷酸溶液中的刻蝕速率小于10納米每分鐘，可以是0.1納米每分鐘~5納米每分鐘。在本發明的其他實施例中，所述第一側墻203還可以是多層堆疊結構，所述多層堆疊結構包括多層互相堆疊的氮化硅層和摻雜氮化硅層，所述摻雜氮化硅層的摻雜元素可以是碳或硼等。所述第一側墻203內的氮化硅層和摻雜氮化硅層的厚度比為1:2~1:50，摻雜元素的摩爾濃度為3%~3%。在本發明的一個實施例中，所述第一側墻203包括多層堆疊的氮化硅層和摻碳氮化硅層。所述第一側墻203內的氮化硅層和摻雜氮化硅層的厚度都很小，并且互相堆疊，相當于將摻雜氮化硅層均勻分散在氮化硅層中。可以通過調整其中氮化硅層與摻雜氮化硅層的厚度比例來調節第一側墻中摻雜元素的濃度，從而調節所述第一側墻203的刻蝕速率和介電常數。而單層結構的摻雜的氮化硅層只能通過沉積反應物的濃度來調節摻雜元素的濃度，所以采用多層堆疊的結構對摻雜元素濃度調節的準確度更高，更為方便。所述第一側墻203作為后續刻蝕第二側墻的刻蝕阻擋層，并且所述第一側墻203中由于摻雜了碳或硼等元素，與未摻雜的氮化硅層相比，介電常數明顯下降，可以降低所述晶體管柵極結構周圍的寄生電容。如果在形成第一側墻203之前對柵極結構兩側的半導體襯底進行了輕摻雜離子注入，形成了輕摻雜源漏擴展區，第一側墻203位于所述輕摻雜源漏擴展區上方，與未摻雜的氮化硅層相比，第一側墻203采用摻雜的氮化硅層還可以阻擋第一側墻下方的輕摻雜源漏擴展區的摻雜離子，例如硼離子，向外擴散，從而減少摻雜離子的損失，降低源漏區域的電阻。所述應力層400的應力類型可以是張應力，也可以是壓應力。如果所述形成的晶體管為NMOS晶體管，則所述應力層400的應力類型為張應力，所述張應力能夠對NMOS晶體管的溝道區域提供張應力，提高所述NMOS晶體管的溝道區域內電子的遷移率，從而提高NMOS晶體管的性能。如果所述形成的晶體管為PMOS晶體管，則所述應力層400的應力類型為壓應力，所述壓應力能夠對PMOS晶體管的溝道區域提供壓應力，提高所述PMOS晶體管的溝道區域內空穴的遷移率，從而提高PMOS晶體管的性能。如果形成的是CMOS晶體管，則所述CMOS晶體管的NMOS上方的應力層400具有張應力，而PMOS的上方的應力層400具有壓應力，可以同時提高所述PMOS和NMOS的性能。由于所述應力層400與晶體管的柵極結構200之間只具有第一側墻203，與現有技術中具有多層側墻相比，應力層與晶體管溝道區域的距離下降，從而提高了所述應力層400對晶體管的應力效果，進一步提高晶體管的性能。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。