非易失性存儲器件及其操作方法和制造方法與流程

非易失性存儲器件及其操作方法和制造方法相關申請的交叉引用本申請要求2012年2月20日提交的申請號為10-2012-0016986的韓國專利申請的優先權，其全部內容通過引用合并于此。技術領域本發明的示例性實施例涉及一種非易失性存儲器件及其操作方法和制造方法，更具體而言，涉及一種包括從襯底垂直層疊的多個存儲器單元的非易失性存儲器件及其操作方法和制造方法。

背景技術：
非易失性存儲器件是一種即使電源中斷時也保留儲存的數據的存儲器件。目前廣泛地使用各種非易失性存儲器件，例如NAND型快閃存儲器等。近來，由于存儲器單元以單層形成在硅襯底上的二維非易失性存儲器件的集成度的改善達到極限，因此在本領域提出了多個存儲器單元從硅襯底垂直層疊的三維非易失性存儲器件。參見在2009年6月16至18日公開的，標題為“具有16個層疊的層的管形BiCS快閃存儲器和用于超高密度儲存器件的多電平單元操作”，VLSI技術，2009論文集，ISBN978-4-86348-009-4,136頁-137頁的論文，提出了具有PBiCS結構的快閃存儲器。在這種結構中，不同于另一種現有的包括分別設置在層疊的存儲器單元之上和之下的位線和源極線的三維非易失性存儲器件，位線和源極線都位于層疊的存儲器單元之上。因此，由于僅需要一層選擇柵，所以在集成度方面具有優勢，并且由于可以形成金屬源極線，源極線的電阻減小。然而，因為在管形的BiCS（Pipe-shapedBiCS，PBiCS）結構中，溝道與襯底的本體分開，所以如在現有技術中的通過施加高電壓到襯底的本體來注入空穴到存儲器單元的浮柵中的F-N隧穿類型的擦除操作變得不可能。替代地，采用將由施加高電壓到選擇柵時流動的GIDL（gateinduceddrainleakage，柵致漏極泄漏）電流產生的空穴注入溝道的方式，來擦除數據。然而，這種利用GIDL電流的擦除方案難以控制。擦除操作效率變差。此外，參見在同一日期公開的，標題為“利用用于超高密度NAND快閃存儲器的TCAT（TerabitCellArrayTransistor，萬億比特單元陣列晶體管）技術的垂直單元陣列”，VLSI技術，2009論文集，ISBN978-4-86348-009-4，192頁-193頁的論文，提出了具有TCAT結構的快閃存儲器。在這種結構中，由于溝道與襯底的本體直接接觸，所以如現有技術中的數據擦除是可以的。此外，因為通過去除犧牲層和在縫隙結構中填充鎢來形成字線，所以在減小字線電阻方面具有優勢。然而，在TCAT結構中，由于通過經由窄的縫隙執行離子注入工藝，來在襯底中形成源極線，所以會明顯地增加源極線的電阻。因此，在本領域中需要一種具有能解決這些問題的新的結構的三維非易失性存儲器件。

技術實現要素：
本發明的實施例涉及一種包括垂直層疊的存儲器單元的非易失性存儲器件及其制造方法，所述非易失性存儲器單元可以容易且有效地執行擦除操作、減小源極線的電阻以及增加集成度。根據本發明的一個實施例，一種非易失性存儲器件包括：襯底，所述襯底包括由P型半導體構成的多個有源區；第一垂直存儲串和第二垂直存儲串，所述第一垂直存儲串和第二垂直存儲串被設置在每個有源區之上，其中，第一存儲串和第二存儲串每個都包括從襯底垂直延伸的溝道、多個存儲器單元以及選擇晶體管，其中，所述多個存儲器單元和選擇晶體管沿著溝道布置；以及底柵，所述底柵被插入在最下面的存儲器單元與襯底之間，所述底柵利用插入在所述底柵與所述溝道之間的第一柵電介質層而與所述溝道接觸，以及所述底柵控制第一垂直存儲串與第二垂直存儲串的連接。根據本發明的另一個實施例，一種非易失性存儲器件包括：襯底，所述襯底包括由P型半導體構成的多個有源區；以及第一垂直存儲串和第二垂直存儲串，所述第一垂直存儲串和第二垂直存儲串被設置在每個有源區之上，其中，第一存儲串和第二存儲串每個都包括從襯底垂直延伸的溝道、多個存儲器單元以及選擇晶體管，其中，所述多個存儲器單元和選擇晶體管沿著溝道布置；以及其中，在所述多個存儲器單元之中的最下面的存儲器單元的字線控制第一垂直存儲串與第二垂直存儲串的連接。根據本發明的另一個實施例，一種非易失性存儲器件包括：襯底，所述襯底包括由P型半導體構成的多個有源區；第一垂直存儲串和第二垂直存儲串，所述第一垂直存儲串和第二垂直存儲串被設置在每個有源區之上，其中，第一存儲串和第二存儲串每個都包括從襯底垂直延伸的溝道、多個存儲器單元以及選擇晶體管，其中，所述多個存儲器單元和選擇晶體管沿著溝道布置；以及N型雜質區，所述N型雜質區被形成在有源區中以被設置在第一垂直存儲串的溝道與第二垂直存儲串的溝道之間，并且將第一垂直存儲串與第二垂直存儲串連接。根據本發明的另一個實施例，一種非易失性存儲器件的操作方法包括以下步驟：在讀取操作或編程操作中施加通過電壓到底柵，以在有源區中形成反型區，由此將第一垂直存儲串與第二垂直存儲串彼此連接；以及在擦除操作中施加擦除電壓到有源區。根據本發明的另一個實施例，一種非易失性存儲器件的操作方法包括以下步驟：在讀取操作或編程操作中施加通過電壓到最下面的存儲器單元的字線，以在有源區中形成反型區，由此將第一垂直存儲串與第二垂直存儲串彼此連接；以及在擦除操作中施加擦除電壓到有源區。根據本發明的另一個實施例，一種非易失性存儲器件的操作方法包括：在擦除操作中施加擦除電壓到有源區。根據本發明的另一個實施例，一種非易失性存儲器件的制造方法包括以下步驟：通過選擇性地刻蝕P型半導體層或P型半導體襯底來形成限定出多個有源區的溝槽；形成填充在溝槽中的隔離層；以及形成設置在每個有源區之上的第一垂直存儲串和第二垂直存儲串，其中，第一存儲串和第二存儲串每個都包括從襯底垂直延伸的溝道、多個存儲器單元以及選擇晶體管，其中，所述多個存儲器單元和選擇晶體管沿著溝道布置。附圖說明圖1和圖2是分別示出根據本發明的第一實施例的非易失性存儲器件的立體圖和電路圖。圖3A至圖10是解釋制造圖1和圖2所示的器件的方法的一個實施例的示圖。圖11至圖13是解釋制造圖1和圖2所示的器件的方法的另一個實施例的示圖。圖14A至圖16是解釋根據本發明的第二實施例的非易失性存儲器件及其制造方法的示圖。圖17和圖18是解釋根據本發明的第三實施例的非易失性存儲器件及其制造方法和操作方法的示圖。圖19是解釋根據本發明的第四實施例的非易失性存儲器件及其制造方法和操作方法的示圖。圖20是解釋根據本發明的第五實施例的非易失性存儲器件及其制造方法和操作方法的示圖。圖21是解釋根據本發明的第六實施例的非易失性存儲器件及其制造方法和操作方法的示圖。圖22是解釋根據本發明的第七實施例的非易失性存儲器件及其制造方法和操作方法的示圖。具體實施方式下面將參照附圖更詳細地描述本發明的示例性實施例。但是，本發明可以用不同的方式實施，而不應解釋為限定為本文所提供的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，并向本領域技術人員充分傳達本發明的范圍。在說明書中，相同的附圖標記在本發明的不同附圖與實施例中表示相似的部分。附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征可能對比例進行了夸大處理。當提及第一層在第二層“上”或在襯底“上”時，其不僅涉及第一層直接形成在第二層上或在襯底上的情況，還涉及在第一層與第二層之間或在第一層與襯底之間存在第三層的情況。在下文中，將參照圖1至圖13來描述根據本發明的第一實施例的非易失性存儲器件及其操作方法和制造方法。圖1和圖2是分別示出根據本發明的第一實施例的非易失性存儲器件的立體圖和電路圖。盡管為了便于解釋，僅在圖1中示出一個存儲塊，且在圖2中示出在第一方向上相鄰的兩個存儲塊，但是應當注意，非易失性存儲器件包括沿著第一方向和第二方向布置的多個存儲塊。參見圖1和圖2，根據本實施例的非易失性存儲器件包括襯底10、垂直存儲串對ST1和ST2以及底柵BG。襯底10可以包括P型半導體。多個有源區10A通過隔離層11限定在襯底10中。在每個有源區10A上形成有一對垂直存儲串ST1和ST2。底柵BG控制垂直存儲串ST1與ST2的連接，以便在有源區10A中形成反型區。詳細地，形成在襯底10中的多個有源區10A沿著第一方向和與第一方向不同的第二方向以矩陣的形式來布置。當從上方俯視時，每個有源區10A具有長軸沿第一方向延伸和短軸沿第二方向延伸的條形狀。各個有源區10A通過要形成預定深度的隔離層11而被彼此分隔開。由于襯底10由P型半導體構成，因此有源區10A也由P型半導體構成。每個有源區10A中具有一對垂直存儲串ST1和ST2。為了便于解釋，在垂直存儲串ST1與ST2之中，與位線BL連接的垂直存儲串將被稱作為第一垂直存儲串ST1，與源極線SL連接的垂直存儲串將被稱作為第二垂直存儲串ST2。第一垂直存儲串ST1包括溝道CH、存儲層（未示出）以及柵電介質層（未示出）。溝道CH的下端部與有源區10A直接接觸。多個字線WL以規則的間隙來包圍溝道CH。形成在所述多個字線WL之上的漏極選擇線DSL包圍溝道CH的上部。在每個字線WL與溝道CH之間插入有存儲層。在漏極選擇線DSL與溝道CH之間插入有柵電介質層。第二垂直存儲串ST2包括溝道CH、存儲層（未示出）以及柵電介質層（未示出）。溝道CH的下端部與有源區10A直接接觸。多個字線WL以規則的間隙來包圍溝道CH。形成在所述多個字線WL之上的源極選擇線SSL包圍溝道CH的上部。在每個字線WL與溝道CH之間插入有存儲層。在源極選擇線SSL與溝道CH之間插入有柵電介質層。存儲層將溝道CH與字線WL彼此絕緣，并且執行儲存電荷的功能。存儲層包括：隧道電介質層，所述隧道電介質層被設置成與溝道CH相鄰并且允許電荷的隧穿；電荷阻擋層，所述電荷阻擋層被設置成與字線WL相鄰并且阻擋電荷的移動；以及電荷儲存層，所述電荷儲存層被插入在隧道電介質層與電荷阻擋層之間，并且執行儲存電荷的功能。例如，每個隧道電介質層和電荷阻擋層可以是氧化物層，而電荷儲存層可以是具有電荷陷阱功能的氮化物層。在字線WL之間、在字線WL與漏極選擇線DSL之間以及在字線WL與源極選擇線SSL之間插入有層間電介質層（未示出），以使它們彼此絕緣。與溝道CH接觸的存儲層和字線WL構成單位存儲器單元。與溝道CH接觸的柵電介質層和漏極選擇線DSL構成漏極選擇晶體管。與溝道CH接觸的柵電介質層和源極選擇線SSL構成源極選擇晶體管。字線WL、漏極選擇線DSL以及源極選擇線SSL分別具有沿著第二方向延伸的線形狀，并且分別接觸多個溝道CH，所述多個溝道CH以垂直點狀沿著第二方向布置在襯底10之上。如同沿著第一方向延伸的線的位線BL經由位線接觸BLC與第一垂直存儲串ST1的溝道CH的上端部連接。如同沿著第二方向延伸的線的源極線SL與第二垂直存儲串ST2的溝道CH的上端部連接。漏極選擇晶體管控制位線BL與第一垂直存儲串ST1的連接。源極選擇晶體管控制源極線SL與第二垂直存儲串ST2的連接。底柵BG位于最下面的字線WL與襯底10之間。底柵BG具有被多個溝道CH穿過的板形狀。底柵BG與形成在非易失性存儲器件的另一存儲塊區中的另一個底柵BG是分隔開的。柵電介質層位于底柵BG與溝道CH之間。在最下面的字線WL與底柵BG之間插入有層間電介質層，以使它們彼此絕緣。在底柵BG與襯底10之間插入有柵電介質層。柵電介質層可以具有形成將電特性從P型改變成N型或從N型改變成P型的反型區所需的厚度。底柵BG可以根據施加的電壓在有源區10A中形成反型區。反型區可以將第一垂直存儲串ST1與第二垂直存儲串ST2彼此連接。具體地，在將諸如通過電壓的預定正電壓施加到底柵BG的情況下，在由P型半導體構成的有源區10A中形成N型反型區。因此，可以在有源區10A中產生將第一垂直存儲串ST1的溝道CH與第二垂直存儲串ST2的溝道CH彼此連接的電流流動。換言之，在第一垂直存儲串ST1與第二垂直存儲串ST2之間形成用于控制第一垂直存儲串ST1和第二垂直存儲串ST2的連接的一種傳輸晶體管。傳輸晶體管的柵極端子、漏極端子、源極端子以及襯底端子分別與底柵BG、第一垂直存儲串ST1的溝道CH、第二垂直存儲串ST2的溝道CH以及襯底10連接。如果第一垂直存儲串ST1和第二垂直存儲串ST2彼此連接，則形成包括串聯電連接的漏極選擇晶體管、多個存儲器單元和源極選擇晶體管的一個U形存儲串。每個有源區10A上具有一個U形存儲串。盡管本實施例示出了一個存儲塊包括沿著第一方向的兩個U形存儲串的情況，但是應當注意的是本發明不限制于此，并且可以采用各種方式來改變在一個存儲塊中所包括的U形存儲串的數目。此外，盡管圖2示出沿著第一方向并排布置的兩個存儲塊，但是應當注意的是本發明不限制于此，可以沿著第一方向和/或第二方向布置多個存儲塊。一個U形存儲串中的第二垂直存儲串ST2和在第一方向上與所述一個U形存儲串相鄰的另一個U形存儲串中的第二垂直存儲串ST2被設置成彼此相鄰；并且，因此，那些第二垂直存儲串ST2可以共同連接至同一源極線SL。此外，可以將與沿著第一方向彼此相鄰布置的第一垂直存儲串ST1與一個位線BL連接。通過如上所述配置的根據本發明的第一實施例的非易失性存儲器件，可以實現以下效果。首先，由于位線BL和源極線SL被設置在第一垂直存儲串ST1和第二垂直存儲串ST2之上，因此可以用諸如金屬的低電阻物質來實現位線BL和源極線SL。此外，由于漏極選擇晶體管和源極選擇晶體管被形成在同一層上，所以改善了垂直方向上的集成度。另外，第一垂直存儲串ST1和第二垂直存儲串ST2的溝道CH與由P型半導體構成的襯底10的有源區10A直接連接。因此，由于可以采用通過施加高的正電壓到襯底10而注入空穴到溝道CH中的方式來執行擦除操作，因此可以實現良好的擦除效率。以這種方式，盡管第一垂直存儲串ST1和第二垂直存儲串ST2的溝道CH與有源區10A直接連接，但是對非易失性存儲器件的操作沒有不利影響，因為可以根據需要，例如在讀取操作或編程操作中，通過利用底柵BG形成反型層來連接第一垂直存儲串ST1和第二垂直存儲串ST2。簡言之，盡管采用如同現有技術控制施加到底柵BG的電壓的方式來操作，但是根據本發明的第一實施例的非易失性存儲器件可以利用現有的PBiCS結構和TCAT結構的有利效果。下文將參照上述已說明過的圖2和下面給出的表1來描述詳細的操作方法。[表1]首先，將描述讀取操作。為了便于解釋，假設由圖2中的附圖標記SEL表示的存儲器單元是要讀取的選中的存儲器單元。另外，假設包括選中的存儲器單元的U形存儲串——圖2中的左側U形存儲串——是選中的存儲串。此外，選中的存儲串的漏極選擇線和源極選擇線將被稱作為選中的漏極選擇線sel.DSL和選中的源極選擇線sel.SSL。包括選中的存儲串的存儲塊——圖2中的第一存儲塊——的底柵將被稱作為選中的底柵sel.BG。將預定電壓，例如1V施加到選中的位線sel.BL，以將選中的位線sel.BL預充電。將電壓0V施加到其余的未選中的位線unsel.BL和源極線SL，在圖2中未示出未選中的位線unsel.BL。然后，可以將用于完全導通漏極選擇晶體管和源極選擇晶體管的電壓，例如電源電壓Vcc施加到選中的漏極選擇線sel.DSL和選中的源極選擇線sel.SSL，使得選中的存儲串和位線BL以及源極線SL彼此連接。可以將關斷電壓，例如0V施加到其余的未選中的漏極選擇線unsel.DSL和其余的未選中的源極選擇線unsel.SSL，使得其余的未選中的漏極選擇線unsel.DSL和其余的未選中的源極選擇線unsel.SSL不與位線BL和源極線SL連接。接著，將讀取電壓Vread，例如0V施加到選中的字線sel.WL。將通過電壓Vread-pass1，例如4V至5V施加到其余的未選中的字線unsel.WL。此外，為了保證選中的存儲串的第一垂直存儲串ST1和第二垂直存儲串ST2彼此連接，并且選中的存儲串形成大體U形存儲串，將一種通過電壓Vread-pass2施加到選中的底柵sel.BG。將關斷電壓，例如0V施加到其余的存儲塊（例如，圖2中的第二存儲塊）的未選中的底柵unsel.BG。通過電壓Vread-pass2具有能在襯底10中形成反型區的值。可以使用與施加到未選中的字線unsel.WL的通過電壓Vread-pass1的相同的電壓電平。在這種讀取操作中，襯底10可以被施加0V，或可以處于浮置狀態。通過以上述方式施加電壓，在選中的存儲串中產生電流流動。通過感測選中的位線sel.BL的電壓是否改變，來讀出儲存在選中的存儲器單元中的數據。接著，將描述編程操作。為了便于解釋，假設在圖2中由附圖標記SEL表示的存儲器單元是要被編程的選中的存儲器單元。因此，采用與在讀取操作中相同的方式來定義選中的存儲串、選中的位線sel.BL、選中的漏極選擇線sel.DSL、選中的源極選擇線sel.SSL以及選中的底柵sel.BG。將位線編程電壓，例如0V施加到選中的位線sel.BL。將位線編程禁止電壓，例如電源電壓Vcc施加到未選中的位線unsel.BL，在圖2中未示出未選中的位線unsel.BL。然后，將用于完全導通漏極選擇晶體管的電壓，例如電源電壓Vcc施加到選中的漏極選擇線sel.DSL，使得選中的存儲串和位線BL彼此連接。將關斷電壓，例如0V施加到未選中的漏極選擇線unsel.DSL，使得阻斷未選中的漏極選擇線unsel.DSL與位線BL的連接。將關斷電壓，例如0V施加到全部的源極選擇線SSL，使得阻斷源極選擇線SSL與施加有例如電源電壓Vcc的源極線SL的連接。也就是說，選中的存儲串僅與施加有0V的選中的位線sel.BL連接。隨即，將編程電壓，例如18V至20V施加到選中的字線sel.WL。將通過電壓Vpass1，例如約10V施加到其余的未選中的字線unsel.WL。此外，為了保證選中的存儲串的第一垂直存儲串ST1和第二垂直存儲串ST2彼此連接，并且選中的存儲串形成大體U形的存儲串，因此將一種通過電壓Vpass2施加到選中的底柵sel.BG。將關斷電壓，例如0V施加到其余的存儲塊（例如，圖2中的第二存儲塊）的未選中的底柵unsel.BG。通過電壓Vpass2具有能在襯底10中形成反型區的值。可以使用與施加到未選中的字線unsel.WL的通過電壓Vpass1相同的值。在這種編程操作中，襯底10可以被施加0V，或可以處于浮置狀態。通過以如上所述的方式施加電壓，可以將電子注入到與選中的字線sel.WL連接的選中的存儲器單元的電荷儲存層中。可以執行用于將數據儲存在選中的存儲器單元中的編程操作。接著，將描述擦除操作。可以以存儲塊為單位來執行擦除操作。為了便于解釋，假設儲存在圖2中的第一存儲塊的全部存儲器單元中的數據被擦除。通過施加0V到作為擦除目標的第一存儲塊的字線WL，并且將擦除電壓Verase，例如18V至20V的高的正電壓施加到襯底10，可以將空穴注入到溝道中并擦除數據。此時，位線BL、源極線SL、漏極選擇線DSL、源極選擇線SSL以及底柵BG全部處于浮柵狀態。相反地，針對不作為擦除目標的第二存儲塊的電壓施加條件與針對第一存儲塊的電壓施加條件的不同之處僅在于第二存儲塊的字線WL處于浮置狀態。在第二存儲塊的字線WL處于浮置狀態的情況下，當施加擦除電壓Verase到襯底10時，由于電位升高，所以防止第二存儲塊的存儲器單元的數據被擦除。在下文中，將參照圖3A至圖10來描述制造圖1和圖2所示的器件的方法的一個實施例。基本上示出截面圖，并且根據需要示出平面圖。在一起示出截面圖和平面圖的情況下，截面圖具有尾標A，而相對應的平面圖具有尾標B。此外，示例性的情況包括兩個存儲塊，每個存儲塊包括以2*2矩陣的形式布置的四個U形存儲串。具體地，在這些附圖中，示出了在圖1和圖2中未示出的存儲塊的外圍區。參見圖3A和圖3B，提供由P型半導體構成的襯底10。襯底10被限定有包括存儲器單元的中心區C和其余的外圍區E。盡管在這些附圖中示出了外圍區E僅限定在中心區C的上側，但是應當注意的是也可以在中心區C的下側限定相同的外圍區。然后，在通過選擇性地刻蝕襯底10的中心區C的隔離區來限定用于隔離用途的溝槽之后，通過將諸如氧化物層或氮化物層的絕緣層填充在所述用于隔離用途的溝槽中，來形成隔離層11。通過隔離層11在襯底10中限定出有源區10A。在本實施例中，由于布置了兩個存儲塊，并且針對每個存儲塊布置四個存儲串，所以限定出總共八（4*2）個有源區10A。將理解的是，可以根據存儲塊的數目和儲存串的數目而不同地改變有源區10A的數目。參見圖4A和圖4B，在包括隔離層11的襯底10上形成第一柵電介質層12。第一柵電介質層12可以是氧化物層或氮化物層，并且可以具有能允許在有源區10A中形成反型區的厚度。接著，在將用于底柵的導電層沉積在第一柵電介質層12之后，通過刻蝕所述用于底柵的導電層來形成底柵13，使得對于各個存儲塊底柵是分開的。因而，每個底柵13具有覆蓋設置有一個存儲塊的中心區C和外圍區E的板形狀。這種底柵13可以由摻雜雜質的多晶硅或金屬形成。接著，在底柵13之間的空間中填充第一電介質層14。第一電介質層14起將針對各個存儲塊的底柵13彼此分開的作用，并且可以是例如氧化物層。參見圖5，在底柵13和第一電介質層14上交替地層疊多個第一層間電介質層15和多個第一犧牲層16。第一犧牲層16在后續的工藝中被去除，提供用于形成字線的空間，并且可以包括例如氮化物層。第一層間電介質層15用于將字線的多個層彼此分開，并且可以包括相對于第一犧牲層16具有刻蝕選擇性的層，例如氧化物層。在下文中，為了便于解釋，第一層間電介質層15和第一犧牲層16的交替層疊結構將被稱作為初始單元柵結構CGS’。在下文中，在初始單元柵結構CGS’上順序層疊第二層間電介質層17、第二犧牲層18以及另一個第二層間電介質層17。第二犧牲層18在后續的工藝中被去除，提供用于形成漏極選擇線和源極選擇線的空間，并且可以包括例如氮化物層。第二層間電介質層17用于將漏極選擇線和源極選擇線分成上部部分和下部部分，并且可以包括例如氧化物層。在下文中，為了便于解釋，第二層間電介質層17、第二犧牲層18以及第二層間電介質層17的順序層疊結構將被稱作為初始選擇柵結構SGS’。參見圖6，穿通初始單元柵結構CGS’、初始選擇柵結構SGS’、底柵13以及第一柵電介質層12來限定出溝道孔H，以暴露出有源區10A。針對每個有源區10A限定一對溝道孔H。一對溝道孔H沿著作為有源區10A的長軸方向的第一方向并排布置。然后，在溝道孔H的側壁上形成第二電介質層21之后，形成溝道22，以將溝道22填充在溝道孔H中。第二電介質層21用作在底柵13與溝道22之間的柵電介質層，并且可以包括例如高介電常數的氧化物諸如氧化鋁層或氧化硅層。另外，第二電介質層21可以包括由氧化物層、氮化物層以及氧化物層構成的存儲層。盡管在溝道孔H的整個側壁上形成第二電介質層21，但是應當注意的是本發明不限制于此。在另一個實施例中，可以通過將底柵13的側壁熱氧化，而僅在暴露在溝道孔H中的底柵13的側壁上形成第二電介質層21。溝道22可以由例如非晶硅、單晶硅或多晶硅的物質形成。盡管在本實施例中，溝道22具有完全填充溝道孔H的形狀，但是應當注意的是本發明不限制于此。在另一個實施例中，溝道22可以具有部分填充溝道孔H的厚度，并且在這種情況下，在溝道22填充之后留下的空間可以用諸如PSZ的電介質物質來填充。參見圖7，通過刻蝕襯底10的外圍區E的初始單元柵結構CGS’和初始選擇柵結構SGS’，來形成臺階形狀。利用稱作為減薄（slimming）的刻蝕工藝來執行層疊結構的刻蝕。由于這個過程在本領域中是眾所周知的，所以本文將省略其詳細描述。作為這個工藝的結果，在襯底10的外圍區E中，每個第一犧牲層16具有超出每個第一犧牲層16之上的第一犧牲層16或第二犧牲層18的相應端部而突出的端部。這是為了后續的接觸形成工藝（參見圖10）。接著，形成第三層間電介質層23以填充刻蝕的空間。第三層間電介質層23可以包括，例如氧化物層。參見圖8A和圖8B，通過選擇性地刻蝕初始單元柵結構CGS’和初始選擇柵結構SGS’，來限定出穿通初始單元柵結構CGS’和初始選擇柵結構SGS’的第一縫隙S1和第二縫隙S2以及塊縫隙BS。在針對每個有源區10A形成的一對溝道22之間的每個第一縫隙S1沿著第二方向延伸。屬于不同對且彼此相鄰的溝道22之間的每個第二縫隙S2沿著第二方向延伸。然而，第一縫隙S1和第二縫隙S2被限定成具有不延伸完全穿過中心區C的長度，并且具有與沿著第一方向延伸的縫隙適當連通的端部。通過第一縫隙S1和第二縫隙S2與沿著第一方向延伸的縫隙的組合，順序形成的最終單元柵結構CGS的部分與要與源極線（見左下剖面線）連接的順序形成的最終選擇柵結構SGS連接。順序形成的最終單元柵結構CGS的部分與要與位線（見右下剖面線）連接的順序形成的最終選擇柵結構SGS連接。盡管底柵13經由第一縫隙S1和第二縫隙S2暴露出來，但是應當注意的是本發明不限制于此。將第一縫隙S1和第二縫隙S2限定到穿通最下面的第一犧牲層16的深度就足夠了。塊縫隙BS被限定在與第一電介質層14重疊的位置處。塊縫隙BS被限定成將針對各個存儲塊的最終單元柵結構CGS和最終選擇柵結構SGS分開。因此，塊縫隙BS在第二方向上延伸穿過中心區C和外圍區E。由于塊縫隙BS之下不存在底柵13，所以塊縫隙BS的刻蝕深度可以比第一縫隙S1和第二縫隙S2的刻蝕深度大。接著，去除經由第一縫隙S1和第二縫隙S2以及塊縫隙BS暴露出的第一犧牲層16和第二犧牲層18。可以經由濕法刻蝕來去除第一犧牲層16和第二犧牲層18。參見圖9，在去除由于去除第一犧牲層16和第二犧牲層18而暴露出的第二電介質層21的部分之后，在所得結構的整個表面上形成存儲層。形成導電層到能填充剩余空間的厚度。此后，通過執行毯式刻蝕等，僅在去除了第一犧牲層16和第二犧牲層18的空間中保留存儲層和導電層。可以通過順序沉積隧道電介質層、電荷儲存層以及電荷阻擋層，例如氧化物層、氮化物層以及氧化物層來形成存儲層。導電層可以包括諸如鎢或摻雜雜質的多晶硅的金屬性物質。作為這個工藝的結果，在去除了第一犧牲層16的空間中形成第一存儲層24和字線25。在去除了第二犧牲層18的空間中形成第二存儲層26和選擇線27。插入在溝道22與字線25之間的第一存儲層24執行使溝道22與字線25彼此絕緣并且儲存電荷的作用。相反地，插入在溝道22與選擇線27之間的第二存儲層26由于本實施例的工藝的特性，用作柵電介質層。在另一個實施例中使工藝改變的情況下，可以將單電介質層替代第二存儲層26插入在溝道22與選擇線27之間。如果與一對溝道22中的一個溝道接觸的選擇線27構成漏極選擇線，則與所述一對溝道22中的另一個溝道接觸的選擇線構成源極選擇線。盡管在本實施例中描述了完全地去除第二電介質層21的暴露出的部分，然后形成第一存儲層24和第二存儲層26的工藝，但是應當注意的是本發明不限制于此。當第二電介質層21包括諸如氧化物層的單層時，可以在去除了第一犧牲層16和第二犧牲層18而沒有去除第二電介質層21的空間的內壁上形成諸如氮化物層的電荷儲存層和諸如氧化物層的電荷阻擋層。另外，在第二電介質層21由與第一存儲層24和第二存儲層26相同的物質形成的情況下，可以省略形成第一存儲層24和第二存儲層26的步驟。因此，可以在當去除第一犧牲層16和第二犧牲層18時所形成的空間中填充導電物質。另外，在第二電介質層21由與第一存儲層24和第二存儲層26相同的物質形成的情況下，可以僅額外地形成電荷阻擋層，而與電荷阻擋層無關，以當去除第一犧牲層16和第二犧牲層18時，補償對第二電介質層21的最外部的電荷阻擋層諸如氧化物層的破壞。此后，在形成第一存儲層24和第二存儲層26、字線25以及選擇線27之后保留下來的空間中填充第三電介質層28。也就是說，用第三電介質層28來填充與第一縫隙S1和第二縫隙S2以及塊縫隙BS相對應的空間。第三電介質層28可以是例如氧化物層。隨即，通過將雜質離子注入到溝道22的上端部中，來形成漏極區29A和源極區29B。在要與隨后形成的位線接觸的溝道對22之中的溝道22的上端部上形成每個漏極區29A。在要與隨后形成的源極線接觸的溝道對22之中的溝道22的上端部上形成每個源極區29B。雜質可以是諸如硼的N型雜質。參見圖10，通過在圖9的所得結構上沉積導電物質，并且將導電物質圖案化，來形成源極線SL，以使源極線SL同時接觸屬于不同對、彼此相鄰以及沿第二方向延伸的溝道22。通過利用金屬或金屬硅化物作為導電物質，可以減小源極線SL的電阻。然后，形成第四層間電介質層31以覆蓋源極線SL。穿通第四層間電介質層31來形成位線接觸BLC以使位線接觸BLC分別與形成有漏極區29A的溝道22接觸。穿通第四層間電介質層31和第三層間電介質層23來形成多個接觸32，以使所述多個接觸32分別與選擇線27、字線25以及底柵13連接。接著，通過在第四層間電介質層31上沉積導電物質并且將導電物質圖案化，來形成與位線接觸BLC連接且沿第一方向延伸的位線BL、以及分別與所述多個接觸32連接的導線33。這些導線33要分別控制選擇線27、字線25以及底柵13。以這些方式，可以制造圖1和圖2所示的器件。然而，應當注意的是，制造圖1和圖2所示的器件的方法不限制于此，并且可以進行各種修改。例如，可以利用如下方法：可以替代第一犧牲層16和第二犧牲層18而直接沉積用于字線的導電層和用于選擇線的導電層。下文將參照圖11至圖13來描述這種方法，并且將使用相同的附圖標記來表示與前述的實施例相同的構成部分，以及本文將省略相同的構成部分的詳細描述。圖11至圖13是解釋用于制造圖1和圖2所示的器件的方法的另一個實施例的示圖。參見圖11，在執行圖3A至圖4B的工藝之后，在底柵13和第一電介質層14上形成包括交替層疊的多個第一層間電介質層15和用于字線的多個導電層36的單元柵結構CGS。然后，在單元柵結構CGS上形成包括順序層疊的第二層間電介質層17、用于選擇線的導電層38以及另一個第二層間電介質層17的選擇柵結構SGS。可以利用例如摻雜有雜質的多晶硅來形成用于字線的導電層36和用于選擇線的導電層38。參見圖12，穿通單元柵結構CGS和選擇柵結構SGS、底柵13和第一柵電介質層12來限定出溝道孔對H，以暴露出有源區10A。隨即，在溝道孔H的側壁上形成存儲層39之后，通過在溝道孔H中填充半導體物質來形成溝道22。與用于字線的導電層36接觸的存儲層39執行電荷儲存的功能，以用作柵電介質層。相反地，與底柵13和用于選擇線的導電層接觸的存儲層39用作柵電介質層。接著，執行用于將襯底10的外圍區E形成為臺階形狀的減薄步驟。參見圖13，通過選擇性地刻蝕單元柵結構CGS和選擇柵結構SGS，限定出穿通單元柵結構CGS和選擇柵結構SGS的第一縫隙S1和第二縫隙S2以及塊縫隙BS。通過限定第一縫隙S1和第二縫隙S2以及塊縫隙BS，用于字線的導電層36構成沿著第二方向延伸的字線。用于選擇線的導電層38構成沿著第二方向延伸的選擇線。接著，盡管在附圖中未示出，但是執行與以上參照圖9和圖10描述的工藝相似的后續工藝。換言之，在用第三電介質層28來填充第一縫隙S1和第二縫隙S2以及塊縫隙BS之后，執行用于形成漏極區29A和源極區29B的工藝、用于形成源極線SL的工藝以及用于形成位線BL的工藝，以制造圖1和圖2所示的器件。盡管在以上描述的第一實施例中已經解釋了提供由P型半導體構成的襯底10，并且通過在襯底10中直接形成溝槽來限定有源區10A，但是在另一個實施例中，可以使用單獨的P型半導體層來替代襯底10。此后，將參照圖14A至圖16來描述根據第二實施例的非易失性存儲器件及其制造方法。基于與圖3A至圖10相同的假設來示出圖14A至圖16。參見圖14A和圖14B，提供襯底40。與第一實施例不同，襯底40不需要由P型半導體構成，可以由任何物質形成。然后，在襯底40上形成第一電介質層41之后，在第一電介質層41上形成P型半導體層42。接著，在針對各個存儲塊選擇性地刻蝕并且劃分P型半導體層42之后，形成填充被刻蝕掉P型半導體層的空間的第二電介質層43。參見圖15A和圖15B，在通過選擇性地刻蝕P型半導體層42的中心區C的隔離區來限定出用于隔離的溝槽之后，通過用諸如氧化物層或氮化物層的電介質層來填充所述用于隔離的溝槽，來形成隔離層44。通過隔離層44，在P型半導體層42中限定出有源區42A。參見圖16，在圖15A和圖15B的處理后的所得結構上形成第一柵電介質層45，通過在第一柵電介質層45上沉積導電層來形成底柵46。在本實施例中，因為針對各個存儲塊劃分P型半導體層42，所以不需要針對各個存儲塊劃分底柵46。然而，可以不針對各個存儲塊劃分P型半導體層42。在這種情況下，可以針對各個存儲塊劃分底柵46。后續的工藝與前述工藝相同。例如，可以執行以上參照圖5至圖10描述的工藝，或以上參照圖11至圖13描述的其它工藝。通過上述工藝制造的根據第二實施例的器件與根據第一實施例的器件大體相同，除了用P型半導體層替代襯底以外。因此，由于操作方法與第一實施例大體相同，所以本文將省略其解釋。在前述第一實施例中，以底柵BG在有源區10A中形成反型區的方式來控制垂直存儲串ST1和ST2的連接。然而，在另一個實施例中，可以省略底柵BG，并且最下面的字線WL可以執行底柵BG的功能。這將在下文參照圖17至圖20來描述。圖17和圖18是解釋根據本發明的第三實施例的非易失性存儲器件及其制造方法和操作方法的示圖。基于與圖10的截面圖相同的假設來示出圖17。基于與圖2相同的假設來示出圖18。參見圖17和圖18，根據本實施例的非易失性存儲器件包括：襯底10，所述襯底由P型半導體構成并且具有由隔離層11限定的多個有源區10A；以及形成在每個有源區10A上的一對垂直存儲串ST1和ST2。具體地，以最下面的字線25在有源區10A中形成反型區的方式來控制垂直存儲串ST1和ST2的連接。即，根據第三實施例的器件與根據第一實施例的器件相比，具有不包括底柵BG、底層柵電介質層以及上覆蓋的層間電介質層的結構。這里，插入在最下面的字線25與襯底10之間的第一存儲層24用作將字線25與襯底10彼此絕緣的柵電介質層。第一存儲層24具有形成反型區所需的厚度。在施加預定的正電壓到最下面的字線25的情況下，在由P型半導體構成的有源區10A中形成N型反型區。因此，可以在有源區10A中產生用于將第一垂直存儲串ST1的溝道CH與第二垂直存儲串ST2的溝道CH彼此連接的電流流動。也就是說，在第一垂直存儲串ST1與第二垂直存儲串ST2之間形成一種傳輸晶體管來控制第一垂直存儲串ST1與第二垂直存儲串ST2的連接。傳輸晶體管的柵極端子、漏極端子、源極端子、襯底端子分別與最下面的字線25、第一垂直存儲串ST1的溝道CH、第二垂直存儲串ST2的溝道CH以及襯底10連接。與圖3A至圖10的制造工藝相比，可以在沒有形成第一柵電介質層12的工藝、形成底柵13的工藝以及形成最下面的層間電介質層15的工藝的情況下實施制造根據本實施例的器件的方法。因此，本文將省略其詳細描述。一種操作根據本實施例的器件的方法與以上參照第一實施例描述的方法相似，除了將施加到底柵BG的電壓施加到最下面的字線25而替代底柵BG以外。圖19是解釋根據本發明的第四實施例的非易失性存儲器件及其制造方法和操作方法的示圖。基于與圖13相同的假設來示出圖19。本實施例的電路圖與圖18大體相同。參見圖19，根據本實施例的非易失性存儲器件包括：襯底10，所述襯底10由P型半導體構成并且具有由隔離層11限定的多個有源區10A；以及形成在每個有源區10A上的一對垂直存儲串ST1和ST2。具體地，以最下面的字線36在有源區10A中形成反型區的方式來控制垂直存儲串ST1和ST2的連接。換言之，根據第四實施例的器件具有從根據第一實施例的器件中省略底柵BG和上覆蓋的層間電介質層的結構。與第三實施例不同，由于不在最下面的字線36與襯底10之間插入存儲層39，因此應當在最下面的字線36與襯底10之間插入具有適于形成反型區的厚度的第一柵電介質層12，以使最下面的字線36與襯底10彼此絕緣。與圖11至圖13的制造工藝相比，可以在沒有形成底柵13和形成最下面的層間電介質層15的工藝的情況下實施制造根據本實施例的器件的方法。因此，本文將省略其詳細描述。操作根據本實施例的器件的方法與以上參照第三實施例描述的相同。圖20是解釋根據本發明的第五實施例的非易失性存儲器件及其制造方法和操作方法的示圖。參見圖20，根據本實施例的非易失性存儲器件與根據第一實施例的器件大體相同，并且特點在于其包括通過在一對溝道22之間的有源區10A中摻雜N型雜質而形成的N型雜質區51。N型雜質的摻雜工藝可以在形成有源區10A的步驟與形成底柵13的步驟之間執行。在以這種方式額外地形成N型雜質區51的情況下，可以容易地實施垂直存儲串對ST1和ST2的連接。在本實施例中，通過形成反型區將垂直存儲串ST1和ST2基本彼此連接。N型雜質區51可以用來補充垂直存儲串ST1和ST2的連接。圖21是解釋根據本發明的第六實施例的非易失性存儲器件及其制造方法和操作方法的示圖。參見圖21，根據本實施例的非易失性存儲器件與根據第三實施例的器件相似。然而，非易失性存儲器件包括通過將N型雜質摻雜在溝道對22之間的有源區10A中而形成的N型雜質區51。N型雜質的摻雜工藝可以在形成有源區10A的步驟與沉積用于形成字線25的犧牲層（未示出）的步驟之間執行。另外，可以在將電介質層28填充在縫隙中之前對經由縫隙（未示出）暴露出的有源區10A執行N型雜質的摻雜工藝。在以這種方式額外地形成N型雜質區51的情況下，可以容易地實施垂直存儲串ST1和ST2的連接。在本實施例中，通過形成反型區將垂直存儲串ST1和ST2基本彼此連接。N型雜質區51可以用來補充垂直存儲串對ST1和ST2的連接。在前述的第五實施例和第六實施例中，N型雜質區51執行與在TCAT結構中形成的源極線不同的功能。在TCAT結構中，因為經由窄的縫隙通過執行離子注入工藝在襯底中形成源極線，所以引起問題在于增加了源極線的電阻。然而，在這些實施例中，由于N型雜質區51不用于形成源極線，而是執行補充垂直存儲串ST1和ST2的連接的功能，所以即使減小N型雜質區51的寬度也不會引起問題。此外，即使通過隨后的退火工藝等來影響N型雜質區51，也不會引起問題。此外，在前述的第五實施例和第六實施例中，N型雜質區51可以獨立地將垂直存儲串ST1和ST2連接。在這種情況下，不需要形成底柵，并且不需要最下面的字線形成反型區。如果N型雜質區51獨立地將垂直存儲串ST1和ST2連接，則應當合適地控制N型雜質區51的寬度。例如，N型雜質區51可以具有較寬的寬度，以與一對溝道22中的一個溝道與另一個溝道之間的寬度相對應的整個區域重疊。此外，N型雜質區51可以與溝道22部分重疊。由于可以施加擦除電壓到襯底10，所以如前述實施例可以容易地執行擦除操作。盡管針對單元區示出了根據第一實施例的器件，但是應當注意的是包括外圍區。在制造根據第一實施例的器件的方法中，可以在形成隔離層11的步驟同時在外圍區中形成隔離層11。可以在形成底柵13的步驟同時形成外圍區的晶體管的柵極。這將參照圖22來描述。圖22是解釋根據本發明的第七實施例的非易失性存儲器件及其制造方法的示圖。參見圖22，在提供限定有單元區和外圍電路區但由P型半導體構成的襯底60之后，通過選擇性地刻蝕單元區和外圍區的隔離區來限定用于隔離的溝槽。然后，通過用諸如氧化物層或氮化物層的電介質層來填充所述用于隔離的溝槽，來形成隔離層61。根據形成隔離層61的步驟，在單元區和外圍區中限定出有源區60A。然后，在包括隔離層61的襯底60上形成柵電介質層62。接著，在柵電介質層62上沉積導電層，并且將導電層圖案化，以便在單元區中形成底柵63，并且在外圍區中形成外圍電路晶體管的柵極64。此后，執行前述后續的工藝。如從上述描述顯然可知的是，根據本發明的實施例的非易失性存儲器件及其制造方法具有的優勢在于：在通過將存儲器單元垂直層疊來增加集成度的同時，可以容易且有效地執行擦除操作，并且可以減小源極線的電阻。盡管已經參照具體的實施例描述了本發明，但是對本領域技術人員顯然的是，在不脫離所附權利要求所限定的本發明的精神和范圍的情況下，可以進行各種變化和修改。