互連結構及其形成方法與流程

互連結構及其形成方法相關申請的交叉參考本申請要求于2012年3月29日提交的美國臨時專利申請第61/617，530號的優先權，其全部內容結合于此作為參考。技術領域本發明涉及半導體器件，具體涉及銅互連件及其制造方法。

背景技術：
半導體器件用于各種電子應用中，比如個人電腦、移動電話、數碼相機和其他電子設備。隨著技術進步，對具有改善性能的更小的半導體器件的需求增加。隨著半導體器件中的部件密度增加，導線的寬度以及半導體器件中的后端工藝(BEOL)互連結構的導線之間的間隔也需要按比例縮小。為了滿足這些需求，已經實施了若干方法。當導線的寬度減小時，具有導線的兩個連續層之間的間隔也減小了。減小的間隔因而可能增加電阻電容(RC)時間延遲。為了降低RC時間延遲，低介電常數(低k)材料用作絕緣材料，并且銅替換鋁用于互連結構。因為與鋁相比，銅具有更低的電阻率和增大的電遷移電阻，采用銅用于半導體器件互連件的優勢包括能夠更快速地操作以及制造出更薄的導線。舉例來說，將銅互連件和低k介電材料結合起來通過降低RC時間延遲來增加互連速度。通常采用鑲嵌工藝而不是通過直接蝕刻來形成銅互連件。鑲嵌工藝通常是單鑲嵌或雙鑲嵌，其包括通過圖案化和蝕刻金屬間介電(IMD)層形成開口以及用銅填充開口。但是，在銅鑲嵌結構中存在一些挑戰，比如低k介電材料和下層之間的粘著問題。粘著問題可能導致膜開裂和/或剝離，從而導致器件封裝件質量不合格。

技術實現要素：
為了解決上述技術問題，一方面，本發明提供了一種器件，包括：襯底；粘著層，位于所述襯底上方，所述粘著層具有第一碳含量比；介電層，位于所述粘著層上方，所述介電層具有第二碳含量比，所述第一碳含量比大于所述第二碳含量比；以及導體，位于所述介電層中。在所述的器件中，所述第一碳含量比大于13at％(原子百分比)。在所述的器件中，所述第一碳含量比在約15at％至約30at％的范圍內。在所述的器件中，所述第二碳含量比小于13at％。在所述的器件中，所述第二碳含量比在約10at％至約13at％的范圍內。所述的器件還包括位于所述粘著層下方的含SiOx層、含SiCN層或含SiON層。所述的器件還包括位于所述粘著層下方的含SiOx層、含SiCN層或含SiON層，以及設置在所述襯底和所述含SiOx層、所述含SiCN層或所述含SiON層之間的第一蝕刻終止層。在所述的器件中，所述粘著層和所述含SiOx層、所述含SiCN層或所述含SiON層之間的粘著強度約為14J/m2以上。所述的器件還包括位于所述介電層和所述導體上方的第二蝕刻終止層。在所述的器件中，所述介電層的介電常數和所述粘著層的介電常數之間的差值小于約2％。在所述的器件中，所述介電層的厚度在約5埃至約300埃的范圍內。另一方面，本發明提供了一種半導體器件，包括：半導體襯底；第一粘著層，位于所述半導體襯底上方；第二粘著層，位于所述第一粘著層上方，其中，所述第二粘著層包含C、Si或O；低k介電層，位于所述第二粘著層上方，其中，所述低k介電層包含C、Si或O，其中，所述低k介電層中的碳的原子百分比小于所述第二粘著層中的碳的原子百分比；以及導體，位于所述介電層、所述第二粘著層和所述第一粘著層中。在所述的半導體器件中，所述低k介電層中的碳的原子百分比在約10at％至約13at％的范圍內。在所述的半導體器件中，所述第二粘著層中的碳的原子百分比在約15at％至約30at％的范圍內。在所述的半導體器件中，所述第二粘著層的介電常數與所述低k介電層的介電常數基本相同。在所述的半導體器件中，所述第二粘著層的介電常數在約2.5至約2.8的范圍內。在所述的半導體器件中，所述第一粘著層和所述第二粘著層之間的粘著強度等于或大于約14J/m2。又一方面，本發明提供了一種方法，包括：在襯底上方形成第一粘著層；在所述第一粘著層上方形成第二粘著層，其中，在第一RF功率下采用具有第一流速的惰性氣體形成所述第二粘著層；在所述第二粘著層上方形成低k介電層，其中，在以下兩個條件中的至少一個條件下在第二RF功率下采用具有第二流速的惰性氣體形成所述低k介電層：1)所述第二流速不同于所述第一流速；以及2)所述第二RF功率不同于所述第一RF功率；在所述介電層、所述第二粘著層和所述第一粘著層中形成開口；以及在所述開口中形成導體。在所述的方法中，所述第二流速大于所述第一流速。在所述的方法中，所述第二RF功率大于所述第一RF功率。附圖說明當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，對各種部件沒有被按比例繪制并且僅用于舉例說明的目的。實際上，為了清楚的論述，各種部件的尺寸可以被任意增大或減小。圖1是根據本發明的實施例用于制造集成電路器件的方法的流程圖。圖2至圖7是根據本發明的實施例根據圖1的方法在各個制造階段的集成電路器件的截面圖。具體實施方式應當理解為了實施本發明的不同部件，以下公開內容提供了許多不同的實施例或實例。在下面描述元件和布置的特定實例以簡化本發明。當然這些僅是實例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接觸形成的實施例，并且也可以包括其中可以在第一和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實施例。另外，本發明可以在各個實例中重復附圖標號和/或字母。這種重復只是為了簡明和清楚的目的且其本身并不一定指定所論述的各個實施例和/或結構之間的關系。參照圖1和圖2至圖7，在下面共同描述了方法100和半導體器件200。半導體器件200示出集成電路或其一部分，其可以包括存儲器單元和/或邏輯電路。半導體器件200可以包括無源元件，比如電阻器、電容器、電感器和/或熔絲；以及有源元件，比如P溝道場效應晶體管(PFET)、N溝道場效應晶體管(NFET)、金屬氧化物半導體場效應晶體管(MOSFET)、互補金屬氧化物半導體晶體管(CMOS)、高電壓晶體管和/或高頻晶體管、其他合適的元件和/或它們的組合。可以理解，可以在方法100之前、期間和/或之后實施其他步驟，并且對于方法的其他實施例，可以替換或去除下面描述的一些步驟。還可以理解，其他部件可以加入到半導體器件200中，并且對于半導體器件200的其他實施例，可以替換或去除下面描述的一些部件。參照圖1和圖2，方法100開始于步驟102，其中在襯底210上方形成第一蝕刻終止層(ESL)200。在該實施例中，襯底210是包含硅的半導體襯底。在一些可選的實施例中，襯底210包含元素半導體，包括晶體形式的硅和/或鍺；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它們的組合。合金半導體襯底可以具有梯度SiGe部件，其中Si和Ge成分從梯度SiGe部件的一個位置的一個比率變成另一位置的另一比率。可以在硅襯底上方形成合金SiGe。SiGe襯底可以是應變的。此外，半導體襯底可以是絕緣體上半導體(SOI)。在一些實施例中，半導體襯底可以包括摻雜的外延層。在其他實施例中，硅襯底可以包括多層化合物半導體結構。取決于設計要求，襯底210可以包括各種摻雜區(例如，p型阱或n型阱)。摻雜區可以摻雜有p型摻雜物，比如硼或BF2；n型摻雜物，比如磷或砷；或它們的組合。可以直接在襯底210中、P阱結構中、N阱結構中、雙阱結構中或者采用凸起的結構形成摻雜區。半導體器件200可以包括P溝道場效應晶體管(PFET)器件和/或N溝道場效應晶體管(NFET)器件。因此，襯底210可以包括配置用于PFET器件和/或NFET器件的各種摻雜區。在上述襯底210上沉積第一蝕刻終止層220，其用于在后續蝕刻工藝過程中控制終點。在一些實施例中，第一蝕刻終止層220包括含有C、Si、N或H的材料。在一些實施例中，第一蝕刻終止層220由氧化硅、氮化硅、碳化硅、氮氧化硅或它們的組合形成。在一些實施例中，第一蝕刻終止層220的厚度是約10埃至約1000埃。在一些實施例中，通過包括低壓化學汽相沉積(LPCVD)、大氣壓化學汽相沉積(APCVD)、等離子體增強化學汽相沉積(PECVD)、物理汽相沉積(PVD)、濺射和將來開發的沉積步驟的各種沉積技術中的任意一種來形成第一蝕刻終止層220。在一些可選的實施例中，通過熱工藝形成第一蝕刻終止層220。在一些實施例中，第一蝕刻終止層220的厚度在約100埃至約300埃的范圍內。參照圖1和圖3，方法100繼續到步驟104，其中在第一蝕刻終止層220上方形成第一粘著層230。在一些實施例中，第一粘著層230包含含SiOx材料、含SiCN材料、含SiON材料或它們的組合。在一些實施例中，采用LPCVD工藝、APCVD工藝、PECVD工藝、PVD工藝、濺射或將來開發的沉積步驟形成第一粘著層230。在一些可選的實施例中，采用熱工藝形成第一粘著層230。在該實施例中，第一粘著層230是四乙氧基硅烷(TEOS)。在一些實施例中，第一粘著層230的厚度在約100埃至約400埃的范圍內。參照圖1和圖4，方法100繼續到步驟106，其中在第一粘著層230上方形成第二粘著層240。在一些實施例中，采用LPCVD工藝、APCVD工藝、PECVD工藝、PVD工藝、濺射或將來開發的沉積步驟形成第二粘著層240。在一些可選實施例中，采用熱工藝形成第二粘著層240。在一些實施例中，第二粘著層240包括含有Si、C、O或H的材料。在一些實施例中，第二粘著層240是基本組分(basecomposition)中碳含量(C含量)比大于13at％(原子百分比)的含C層。在一些可選的實施例中，第二粘著層240是基本組分中碳含量(C含量)比在約15at％至約30at％的范圍內的含C層。在一些實施例中，第二粘著層240的厚度在約5埃至約300埃的范圍內。仍然參照圖1和圖4，方法100繼續到步驟108，其中在第二粘著層240上方形成介電層250。介電層250可以是單層或多層結構。在一些實施例中，采用諸如PECVD工藝、LPCVD工藝的CVD工藝或ALD工藝形成介電層250。在一些實施例中，介電層250包含含有Si、C、O或H的材料。在一些實施例中，介電層250包含與第二粘著層240相同的元素，但是C含量比低于第二粘著層240的C含量比。在一些實施例中，介電層250是C含量比小于13at％的含C層。在一些可選的實施例中，介電層250是C含量比在約10at％至13at％的范圍內的含C層。在一些實施例中，介電層250的厚度在約300埃至約2500埃的范圍內。在一些實施例中，通過PECVD連續地形成第二粘著層240和介電層250。在一些實施例中，第二粘著層240和介電層250采用至少一種前體，比如四甲基環四硅氧烷(TMCTS)、八甲基環四硅氧烷(OMCTS)、二乙氧基甲基硅烷(DEMS)、二乙氧基二甲基硅烷(DEDMS)和其他有關的環狀和非環狀硅烷和硅氧烷。在一些實施例中，前體可以與諸如He或Ar的惰性氣體和/或諸如H2O、O2和/或CO2的反應氣體一起使用。在一些實施例中，采用相同前體和惰性氣體通過PECVD連續地形成第二粘著層240和介電層250。在一些實施例中，采用相同前體和惰性氣體但是采用不同的惰性氣體流速和/或不同的RF功率通過PECVD連續地形成第二粘著層240和介電層250。在一些實施例中，用于形成第二粘著層240的惰性氣體的流速大于用于形成介電層250的惰性氣體的流速。在一些可選的實施例中，形成第二粘著層240所采用的RF功率大于形成介電層250所采用的RF功率。在至少一個實施例中，用于形成第二粘著層240的惰性氣體的流速大于用于形成介電層250的惰性氣體的流速并且用于形成第二粘著層240的RF功率大于用于形成介電層250的RF功率。在一些實施例中，介電層250是介電常數小于3.0的低介電常數(低k)層并且用作金屬間介電(IMD)層。在一些實施例中，介電層250是介電常數在約2.5至約2.8范圍內的低k層。根據一些實施例，可以使用廣泛多種低k材料，例如旋涂無機電介質、旋涂有機電介質、多孔介電材料、有機聚合物、有機硅玻璃、SiOF系列材料(FSG)、氫倍半硅氧烷(HSQ)系列材料、甲基倍半硅氧烷(MSQ)系列材料或多孔有機系列材料。在一些實施例中，第二粘著層240的介電常數與介電層250的介電常數基本相同。在一些可選的實施例中，第二粘著層240的介電常數略微大于介電層250的介電常數，例如，介電常數的差值小于2％。在一些實施例中，第二粘著層240充當粘結促進層以提高介電層250和第一粘著層230之間的粘著性。通過采用第二粘著層240可以獲得的測量粘結值約為14J/m2以上。所測量的粘結值比介電層250和第一粘著層230之間無其他粘著層的粘結值約高7％以上。參照圖1和圖5，方法100繼續到步驟110，其中在介電層250中形成開口260。在一些實施例中，形成穿過介電層250、第二粘著層240、第一粘著層230和第一蝕刻終止層220的開口260。在一些實施例中，開口260是用于限定接觸區的包括上溝槽部260a和下通孔部260b的雙鑲嵌開口。雖然實施例示出了位于介電層250中的雙鑲嵌開口，但本申請中公開的方法適用于在IMD層中具有單鑲嵌開口的實施例。在包括“先通孔”圖案化方法或“先溝槽”圖案化方法的雙鑲嵌技術中，可以采用典型的光刻與掩模技術和各向異性蝕刻操作(例如，等離子體蝕刻或反應離子蝕刻)形成上溝槽部260a和下通孔部260b。可以任選地在介電層250上或在介電層250中間沉積底部蝕刻終止層、中部蝕刻終止層、拋光終止層或抗反射涂層(ARC)，在結束具體蝕刻工藝時提供明確的指示。參照圖1和圖6，方法100繼續到步驟112，其中在開口260中形成導體270。在一些實施例中，通過沉積工藝例如電化學鍍(ECP)形成導體270。在一些實施例中，導體270包含至少一種主要金屬元素，例如銅(Cu)。在一些可選的實施例中，導體270還包含不同于主要金屬元素的添加金屬元素，比如鋁。仍然參照圖6，在形成導體270之前，可以沉積阻擋層(未示出)作為開口260的側壁的襯墊。在一些實施例中，阻擋層包含Ti、TiN、Ta、TaN、其他適當的材料或它們的組合。在形成導體270之前，還可以在阻擋層上方形成導電晶種層(未示出)。在至少一個實施例中，導電晶種層是包含至少一種主要金屬元素例如銅(Cu)的金屬合金層。在至少一個實施例中，通過采用PVD、CVD、PECVD、LPCVD或其他公知的沉積技術形成導電晶種層。在形成導體270之后，可以實施化學機械拋光(CMP)工藝以去除導體270位于介電層250上方的多余部分，因而暴露介電層250的頂面并實現平坦化的表面。參照圖1和圖7，方法100繼續到步驟114，其中在上述平坦化的表面上形成第二蝕刻終止層280。第二蝕刻終止層280可以控制后續蝕刻工藝過程中的終點。第二蝕刻終止層280可以由氧化硅、氮化硅、碳化硅、氮氧化硅或它們的組合形成，厚度為約10埃至約1000埃，第二蝕刻終止層280可以通過包括LPCVD、APCVD、PECVD、PVD、濺射和將來開發的沉積步驟的各種沉積技術中的任意一種形成。總的來說，所公開的方法和集成電路器件引起改善的器件性能，包括但不限于提高IMD層和下層之間的粘著性，并因而可以抑制剝離問題。而且，其通過在封裝工藝期間防止剝離來提高封裝能力。在至少一個實施例中，一種器件包括襯底；位于襯底上方的具有第一碳含量比的粘著層；位于粘著層上方的具有第二碳含量比的介電層；以及位于介電層中的導體。第一碳含量比大于第二碳含量比。在另一實施例中，一種半導體器件包括半導體襯底；位于半導體襯底上方的第一粘著層；位于第一粘著層上方的第二粘著層；位于第二粘著層上方的低k介電層；以及位于介電層、第二粘著層和第一粘著層中的導體。第二粘著層和低k介電層包含C、Si、O元素。低k介電層中C的原子百分比小于第二粘著層中C的原子百分比。在又一實施例中，一種方法包括在襯底上方形成第一粘著層；在第一粘著層上方形成第二粘著層；在第二粘著層上方形成低k介電層；在介電層、第二粘著層和第一粘著層中形成開口；以及在開口中形成導體。在第一RF功率下采用具有第一流速的惰性氣體形成第二粘著層。在第二RF功率下采用具有第二流速的惰性氣體形成低k介電層。第二流速不同于第一流速或者第二RF功率不同于第一RF功率。盡管已經描述了實施例，但本發明預期并不限于本文中公開的具體實施例。本領域的技術人員在不背離本發明的范圍和精神的情況下，可以進行各種變化以及改變。因而，本發明的范圍應該由權利要求和它們的等效物進行限定和保護。