靜態隨機存儲器的制造方法
【技術領域】
[0001]本實用新型涉及半導體集成電路制造技術領域，尤其涉及一種靜態隨機存儲器。
【背景技術】
[0002]存儲器件廣泛用于電子裝置中以存儲數據，一般的，存儲裝置至少分為兩類:動態隨機存取存儲器(DRAM)和靜態隨機存取存儲器(SRAM)。DRAM—般通過向存儲器中重新寫入數據使其數據周期性刷新，以保持數據。相反，SRAM —般不需要這種刷新，SRAM器件廣泛用于計算機和便攜器材的高速緩沖存儲器中。
[0003]現有技術中靜態隨機存儲器單元通常形成6T的電路結構，參考圖1所示，包括第一反相電路100和第二反相電路200，第一反相電路100和第二反相電路200以交叉連接方式連接，形成鎖存電路，第一反相電路100包括一上拉晶體管(pull up)PU、一下拉晶體管(pull down)PD,同樣的，第二反相電路200包括另一上拉晶體管PU、另一下拉晶體管H)，一傳輸柵晶體管(pass gate) PG將第一反相電路100連接到位線BL，另一傳輸柵晶體管PG將第二反相電路200連接位線BLB，兩個傳輸柵晶體管PG的柵極均連接字線WL。
[0004]現有技術中，存儲器單元的版圖設計參考圖2所示，在襯底101中形成多個源區102、多個柵極103，多個源極102和多個柵極103分別交錯設置，并且，在襯底101上形成鰭狀結構(FIN) 104，并去除光阻105覆蓋的部分鰭狀結構104，形成圖1中所示的6T的存儲器單元。此外，為了提升存儲器單元的讀取(Read)速度，現有技術中將傳輸柵晶體管PG以及下拉晶體管ro制備為雙鰭結構或三鰭結構，分別參考圖3或圖4中所示。當傳輸柵晶體管PG以及下拉晶體管采用的雙鰭結構或三鰭結構時，SRAM存儲器單元的面積隨之增加，并且，將會影響存儲器的噪聲容限(static noise margin，SNM)。
[0005]對于單鰭結構、雙鰭結構以及三鰭結構的三種不同的存儲單元形成的不同的SRAM存儲器進行測試時，需要不同器件結構的外圍電路以匹配不同器件結構的傳輸柵晶體管PG以及下拉晶體管ro。例如，對于三種不同的存儲器，字線結構相同，然而位線的寬度不同，從而測試電路需要匹配不同的位線寬度。
[0006]現有技術中，可以利用測試三鰭結構存儲器的器件電路測試三種不同結構的存儲器，也就是對三鰭結構的存儲器器件進行刻蝕，參考圖5所示，去除光阻106區域的覆蓋的部分鰭狀結構104，重新形成單鰭結構，同樣的，還可以刻蝕形成雙鰭結構，從而與三鰭結構的測試的器件電路進行匹配。然而，這種測試方法與實際使用的存儲器的結構存在差異，難以保證測試的可靠性。
【實用新型內容】
[0007]本實用新型的目的在于，提供一種靜態隨機存儲器，可用于同時測試不同單元結構形成的SRAM存儲器。
[0008]為解決上述技術問題，本實用新型提供一種靜態隨機存儲器，其特征在于，包括:
[0009]N條沿第一方向排列的字線；
[0010]Μ條沿第二方向排列的第一位線；
[0011 ] Μ條沿第二方向排列的第二位線，所述第一位線與所述第二位線交替排列；
[0012]依次沿第一方向排列的第一單元、第二單元以及第三單元，所述第一單元包括若干個陣列分布的第一晶胞，所述第二單元包括若干個陣列分布的第二晶胞，所述第三單元包括若干個陣列分布的第三晶胞，所述第一晶胞分別連接第η條字線、第i條第一位線以及第i條第二位線、所述第二晶胞分別連接第η條字線、第j條第一位線以及第j條第二位線，所述第三晶胞分別連接第η條字線、第k條第一位線以及第k條第二位線，其中，η =1，……，1且丨〈」〈1^彡1，隊1均為正整數；
[0013]其中，所述第一晶胞、所述第二晶胞以及所述第三晶胞均為6Τ結構，所述第一晶胞包括兩個第一傳輸柵晶體管，所述第二晶胞包括兩個第二傳輸柵晶體管，所述第三晶胞包括兩個第三傳輸柵晶體管；
[0014]其中，所述第一傳輸柵晶體管為單鰭結構，所述第二傳輸柵晶體管為雙鰭結構，所述第三傳輸柵晶體管為三鰭結構；或
[0015]所述第一傳輸柵晶體管為雙鰭結構，所述第二傳輸柵晶體管為單鰭結構，所述第三傳輸柵晶體管為三鰭結構；或
[0016]所述第一傳輸柵晶體管為雙鰭結構，所述第二傳輸柵晶體管為三鰭結構，所述第三傳輸柵晶體管為單鰭結構。
[0017]可選的，所述第一晶胞中還包括兩個第一上拉晶體管和兩個第一下拉晶體管，兩個所述第一傳輸柵晶體管、兩個所述第一上拉晶體管以及兩個所述第一下拉晶體管形成6Τ結構，兩個所述第一上拉晶體管和兩個所述第一下拉晶體管形成交叉連接的兩個反相器電路，兩個所述反相器電路的輸出端分別連接兩個所述第一傳輸柵晶體管的漏極，兩個所述第一傳輸柵晶體管的柵極均連接所述字線，源極分別連接所述第一位線或所述第二位線。
[0018]可選的，所述第一單元包括第一方向排列32、64、128或256列的第一晶胞。
[0019]可選的，所述第二晶胞中還包括兩個第二上拉晶體管和兩個第二下拉晶體管。
[0020]可選的，所述第二單元包括第一方向排列的32、64、128或256列的第二晶胞。
[0021]可選的，所述第二晶胞中還包括兩個第三上拉晶體管和兩個第三下拉晶體管。
[0022]可選的，所述第三單元包括第一方向上排列的32、64、128或256列的第三晶胞。
[0023]可選的，Ν為 64、128、256 或 512。
[0024]可選的，所述第一方向與所述第二方向垂直。
[0025]可選的，第m條所述第一位線上連接一第一 PM0S晶體管的漏極，第m條所述第二位線上連接一第二 PM0S晶體管的漏極，第m條所述第一位線與第m條所述第二位線之間連接一第三PM0S晶體管，所述第一 PM0S晶體管的源極連接一工作電壓，所述第二 PM0S晶體管的源極連接另一工作電壓，所述第一PM0S晶體管的柵極、所述第二PM0S晶體管的柵極以及所述第三PM0S晶體管的柵極相連，并連接一電源電壓，m= 1，……，M。
[0026]本實用新型提供的靜態隨機存儲器，包括第一單元、第二單元、第三單元，其中，第一單元、第二單元、第三單元中分別包括單鰭結構、雙鰭結構以及三鰭結構的傳輸柵晶體管，從而，可以在一個靜態隨機存儲器上同時測試幾種不同結構的存儲單元，從而提高測試效率。
【附圖說明】
[0027]圖1為現有技術中的6T存儲單元的電路結構圖；
[0028]圖2為現有技術中單鰭結構的傳輸柵晶體管的存儲單元的版圖設計；
[0029]圖3為現有技術中雙鰭結構的傳輸柵晶體管的存儲單元的版圖設計；
[0030]圖4為現有技術中三鰭結構的傳輸柵晶體管的存儲單元的版圖設計；
[0031]圖5為現有技術中三鰭結構的傳輸柵晶體管的存儲單元形成雙鰭結構的傳輸柵晶體管的版圖設計；
[0032]圖6為本實用新型中的靜態隨機存儲器的結構示意圖。
【具體實施方式】
[0033]下面將結合示意圖對本實用新型的靜態隨機存儲器進行更詳細的描述，其中表示了本實用新型的優選實施例，應該理解本領域技術人員可以修改在此描述的本實用新型，而仍然實現本實用新型的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本實用新型的限制。
[0034]本實用新型的核心思想在于，提供一種靜態隨機存儲器，包括；N條沿第一方向排列的字線…條沿第二方向排列的第一位線…條沿第二方向排列的第二位線，所述第一位線與所述第二位線交替排列；依次沿第一方向排列的第一單元、第二單元以及第三單元，所述第一單元、所述第二單元以及所述第三單元分別包括若干個陣列分布的第一晶胞、第二晶胞以及第三晶胞，所述第一晶胞分別連接第η條字線、第i條第一位線以及第i條第二位線、所述第二晶胞分別連接第η條字線、第j條第一位線以及第j條第二位線，所述第三晶胞分別連接第η條字線、第k條第一位線以及第k條第二位線，其中，η < Ν，且i〈j〈k < Μ ;其中，所述第一晶胞、所述第二晶胞以及所述第三晶胞分別包括兩個第一傳輸柵晶體管、兩個第二傳輸柵晶體管以及兩個第三傳輸柵晶體管；其中，所述第一傳輸柵晶體管為單鰭結構，所述第二傳輸柵晶體管為雙鰭結構，所述第三傳輸柵晶體管為三鰭結構；或所述第一傳輸柵晶體管為雙鰭結構，所述第二傳輸柵晶體管為單鰭結構，所述第三傳輸柵晶體管為三鰭結構；或所述第一傳輸柵晶體管為雙鰭結構，所述第二傳輸柵晶體管為三鰭結構，所述第三傳輸柵晶體管為單鰭結構。本實用新型中，可以同時測試不同結構的存儲單元，提高測試的效率。
[0035]下文結合圖6對本實用新型的靜態隨機存儲器進行具體說明。
[0036]Ν條沿第一方向(X方向)排列的字線WL ；
[0037]Μ條沿第二方向(Υ方向)排列的第一位線BL，其中，所述第一方向(X方向)與所述第二方向(Υ方向)垂直；
[0038]Μ條沿第二方向(Υ方向)排列的第二位線BLB，所述第一位BL線與所述第二位線BLB交替排列；
[0039]依次沿第一方向(X方向)排列的第一單元10、第二單元20以及第三單元30，所述第一單元10、所述第二單元20以及所述第三單元30分別包括若干個陣列分布的第一晶胞11、第二晶胞21以及第三晶胞31，所述第一晶胞11分別連接第η條字線WLn、第i條第一位線BLi以及第i條第二位線BLB1、其中，η = 1、……、N，i = l、……、M1。在本實用新型中，N為64、128、256或512，Ml為32、64、128或256，從而，所述第一單元10包括第一方向排列32、64、128或256列，64、128、256或512行的第一晶胞11，例如，可以形成512w*32b第一單元10的存儲器。所述第二晶胞21分別連接第η條字線WLn、第j條第一位線BLj以及第j條第二位線BLBj，其中，η = 1、……、N，j=Ml+l、……、M2，從而，i〈j。在本實用新型中，N為64、128、256或512，(M2-M1)為32、64、128或256，從而，所述第二單元20包括第一方向排列32、64、128