具有減小的感測延遲和改善的感測余量的sram讀取緩沖器的制造方法
【專利說明】具有減小的感測延遲和改善的感測余量的SRAM讀取緩沖器
[0001]相關申請的交叉引用
[0002]本申請要求共同擁有的于2013年8月2日提交的美國非臨時專利申請N0.13/957，485的優先權，該非臨時專利申請的內容通過援引全部明確納入于此。
[0003]題堡
[0004]本公開一般涉及存儲器設備，尤其涉及存儲器設備的讀取緩沖器。
[0005]相關技術描述
[0006]技術進步已產生越來越小且越來越強大的電子設備。例如，當前存在各種移動設備，諸如無線電話、個人數字助理(PDA)和尋呼設備。移動設備可以是小型、輕量且易于由用戶攜帶的。無線電話(諸如蜂窩電話和網際協議(IP)電話)可通過無線網絡傳達語音和數據分組。此外，許多無線電話包括被納入于其中的其他類型的設備。例如，無線電話還可包括數碼相機、數碼攝像機、數字記錄器以及音頻文件播放器。同樣，無線電話可處理可執行指令，包括軟件應用，諸如可被用于訪問因特網的web瀏覽器應用。無線電話通常使用易失性存儲器(諸如靜態隨機存取存儲器(SRAM))來存儲和訪問數據和指令。無線電話和其他移動設備可包括顯著的計算能力。
[0007]用戶越來越期望移動設備包括高(例如，“快”)性能而同時還消耗低功率(例如，具有長電池壽命)。可降低電子設備的供電電壓以節省功率(例如，延長移動設備的電池壽命)。隨著供電電壓下降，SRAM可能展現出降低的性能。例如，降低的供電電壓可能與降低的SRAM單元讀取穩定性相關聯(例如，由SRAM單元存儲的值更容易被噪聲破壞)。為了進一步解說，以降低的供電電壓工作的SRAM單元的讀取靜態噪聲余量(RSMN)可能小于SRAM單元的保持靜態噪聲余量(HSMN)。即，存儲在SRAM單元處的數據值在讀取操作期間比在非讀取操作狀態期間保持該數據值時更易受到噪聲影響，因此潛在地導致包括SRAM單元的電子設備的較差性能(例如，數據丟失)。
[0008]挺述
[0009]具有降低的供電電壓的某些SRAM配置利用讀取緩沖器。讀取緩沖器可耦合在SRAM單元與位線之間。讀取緩沖器可在讀操作期間“緩沖” SRAM單元，諸如通過在位線與SRAM單元中保持將讀取的數據值的存儲節點之間提供隔離。然而，讀取緩沖器可能降級與讀取邏輯高電壓(例如，T位值)相關聯的感測余量、可能增大與讀取邏輯低電壓(例如，“O”位值)相關聯的感測延遲、或其組合。例如，讀取緩沖器可與減小與SRAM單元相關聯的導通電流-截止電流比IcinAclff的較大泄漏電流相關聯(例如，通過增大Iciff)，從而由于導通與截止狀態之間增大的相似度而降級與感測邏輯高電壓相關聯的感測余量。一些SRAM配置通過結合讀取緩沖器使用特定配置(例如，“緩沖腳”)來嘗試改善感測余量。然而，這些配置可能增大與感測邏輯低電壓相關聯的延遲，諸如通過增大SRAM單元與位線之間的電容。
[0010]根據本公開的靜態隨機存取存儲器(SRAM)單元包括具有反相器和開關(例如，晶體管)的讀取緩沖器。讀取緩沖器被配置成實現與感測存儲在SRAM單元處的I位值相關聯的高感測余量，并且被進一步配置成實現與感測存儲在SRAM單元處的O位值相關聯的低感測延遲。例如，在至少一個實施例中，SRAM器件被配置成在讀O操作期間使位線經由單個開關快速地放電，并且被進一步配置成在特定方向上路由(例如，泄漏)電流以改善與讀I操作相關聯的感測余量，如下文進一步解釋的。
[0011]在特定實施例中，一種器件包括靜態隨機存取存儲器(SRAM)單元和耦合至該SRAM單元的輸出的讀取緩沖器。該讀取緩沖器包括反相器和開關。該反相器的輸入響應于該SRAM單元的輸出。該開關的控制端子響應于該反相器的輸出。
[0012]在另一特定實施例中，公開了一種操作靜態隨機存取存儲器(SRAM)單元的方法。該方法包括將存儲在SRAM單元處的值反相以生成反相值。該值由與SRAM單元相關聯的讀取緩沖器的反相器來反相。該方法進一步包括基于該反相值來控制讀取緩沖器的開關的控制端子。
[0013]在另一特定實施例中，公開了一種操作靜態隨機存取存儲器(SRAM)單元列的方法。該方法包括發起與SRAM單元列中的第一SRAM單元相關聯的讀操作。在讀操作期間，使第一泄漏電流從位線流到SRAM單元列中的第一未選中SRAM單元的第一讀取緩沖器。在讀操作期間，使第二泄漏電流從SRAM單元列中的第二未選中SRAM單元的第二讀取緩沖器流到位線。
[0014]在另一特定實施例中，一種裝備包括用于存儲值的裝置和用于在讀操作期間緩沖值的裝置。該用于緩沖值的裝置包括用于將值反相以生成反相值的裝置和用于基于該反相值來將位線選擇性地耦合至電壓端子的裝置。
[0015]在另一特定實施例中，一種計算機可讀介質存儲可由處理器執行的指令以訪問靜態隨機存取存儲器(SRAM)單元。訪問SRAM單元包括將存儲在SRAM單元處的值反相以生成反相值。該值由與SRAM單元相關聯的讀取緩沖器的反相器來反相。訪問SRAM單元進一步包括基于該反相值來控制讀取緩沖器的開關的控制端子。
[0016]由所公開的實施例中的至少一個實施例提供的一個特定優點是與感測存儲在SRAM單元處的I位值相關聯的高感測余量。例如，通過利用來自未選中SRAM單元的泄漏電流來維持預充電的位線的電荷，可以增大感測余量。進一步，本文中描述的技術可實現與感測存儲在SRAM單元處的O位值相關聯的低感測延遲。例如，通過在讀O操作期間經由單個開關使預充電的位線快速地放電，與感測O位值相關聯的感測延遲與常規SRAM器件相比可以減小。本公開的其他方面、優點和特征將在閱讀了整個申請后變得明了，整個申請包括下述章節:附圖簡述、詳細描述以及權利要求書。
[0017]附圖簡述
[0018]圖1是包括耦合至具有反相器和開關的讀取緩沖器的靜態隨機存取存儲器(SRAM)單元的器件的特定解說性實施例的示圖；
[0019]圖2是包括圖1的讀取緩沖器的SRAM單元列的特定解說性實施例的示圖；
[0020]圖3是描繪圖1和2的某些方面的器件的布局的特定解說性實施例的示圖；
[0021 ]圖4是操作圖1的SRAM單元的方法的特定解說性實施例的流程圖；
[0022]圖5是操作圖2的SRAM單元列的方法的特定解說性實施例的流程圖；
[0023]圖6是包括圖1的器件的移動設備的框圖；以及
[0024]圖7是用于制造包括耦合至具有反相器和開關的讀取緩沖器的SRAM單元的電子設備的制造過程的特定解說性實施例的數據流圖。
[0025]詳細描述
[0026]參照圖1，描繪了器件的特定解說性實施例并將其一般地標示為100。器件100包括靜態隨機存取存儲器(SRAM)單元102。器件100進一步包括耦合至SRAM單元102的讀取緩沖器 104。
[0027]SRAM單元102可包括交叉耦合的反相器對。例如，在圖1中，SRAM單元102包括由耦合至η型金屬氧化物半導體場效應晶體管(nMOSFET)llO的P型金屬氧化物半導體場效應晶體管(pM0SFET)106形成的第一反相器。第一反相器與由耦合至nMOSFET 112的pM0SFET 108形成的第二反相器交叉耦合。pMOSFET 106經由節點114耦合至nMOSFET 110opM0SFET 108經由節點116耦合至nMOSFET 112。
[0028]SRAM單元102可進一步包括多個存取晶體管。例如，SRAM單元102包括存取晶體管118和存取晶體管120。存取晶體管118耦合至寫位線(WBL)134。存取晶體管118進一步耦合至寫字線(WWL) 132。存取晶體管120耦合至寫字線132并耦合至補寫位線(WBLB) 136。在圖1的特定示例中，SRAM單元102具有六晶體管(6T)配置，如所解說的。根據進一步的實施例，SRAM單元102可以具有不同于圖1的示例的配置。
[0029]讀取緩沖器104可耦合至SRAM單元102的輸出。例如，讀取緩沖器104可耦合至節點116。根據其他配置，讀取緩沖器104可耦合至節點114。讀取緩沖器104包括開關和反相器。例如，讀取緩沖器104可包括開關126，該開關126響應于由耦合至nMOSFET 124的pMOSFET122形成的反相器。如圖1中所解說的，開關126可包括nMOSFET。本領域技術人員將意識到，可使用一個或多個其他結構來實現開關。如圖1中所指示的，讀取緩沖器104可被實現為包括三個晶體管的三晶體管(3T)配置。相應地，器件100可被實現為九晶體管(9T)配置，如圖1的示例中所解說的。
[0030]開關126的控制端子可響應于讀取緩沖器104的反相器的輸出。例如，開關126的控制端子128(例如，柵極端子)可耦合至pMOSFET 122的漏極端子并耦合至nMOSFET 124的漏極端子。控制端子128可通過直接耦合(例如，連接)至該反相器的輸出來響應于該反相器的輸出，如圖1的示例中所解說的。作為另一示例，控制端子128可通過間接耦合至該反相器的輸出來響應于該反相器的輸出，諸如在另一器件組件耦合在控制端子128與該反相器的輸出之間的情況下。該反相器的輸入(例如，pMOSFET 122和nMOSFET 124的柵極端子之間的連接)可響應于SRAM單元的輸出(例如，節點116)。pMOSFET 122的源極端子可耦合至讀字線(RffL) 130onMOSFET 124的源極端子可耦合至接地節點(例如，Vss)。
[0031]開關126可耦合至位線，諸如讀位線(RBL)138。開關126可進一步耦合至電壓端子，諸如補讀字線(RWLBH40。如圖1中所解說的，開關126可以是讀取緩沖器104的耦合在讀位線138與補讀字線140之間的唯一組件。另外，在圖1所描繪的示例中，開關126的漏極端子耦合至讀位線138，并且開關126的源極端子耦合至補讀字線140。
[0032]在操作中，可在器件100處發起讀操作以確定存儲在SRAM單元102的節點116處的值。為了發起讀操作，讀位線138可被預充電至邏輯高值(例如，Vdd)。進一步，可根據邏輯高電壓來偏置讀字線130以激活讀取緩沖器104的反相器。如果存儲在節點116處的值對應于邏輯低電壓(例如，O位)，則讀取緩沖器104的反相器將邏輯低電壓反相以生成邏輯高電壓。由反相器生成的邏輯高電壓可激活開關126的控制端子128。一旦激活控制端子128，開關126可將預充電的讀位線138耦合至補讀字線140以使預充電的讀位線138放電并導致讀取位具有邏輯低電壓(例如，O位)。相應地，讀操作可指示節點116存儲邏輯低電壓(例如，O位)。
[0033]替換地，如果存