一種靜態隨機存儲器的輸出電路的制作方法
【技術領域】
[0001] 本發明涉及一種輸出電路，尤其是涉及一種靜態隨機存儲器的輸出電路。
【背景技術】
[0002] 隨著網絡技術和無線通訊技術的發展，個人信息存儲與傳輸的安全性受到越來越 多的關注。存儲個人信息的電子設備通常通過加密的方式確保信息的安全，但攻擊者可通 過旁道攻擊，利用硬件加密時泄露的功耗、時間、電磁波等信息來獲取密鑰。差分功耗分析 是目前使用最廣泛與有效的旁道攻擊方法，它通過分析硬件加密過程中數據處理與功耗的 相關性來獲取密鑰，嚴重威脅到加密設備的安全性。近些年來學者們發現消除電路的功耗 與所處理數據的相關性能可以有效地防御差分功耗分析，越來越多的文獻報告采用晶體管 級的電路設計技術來消除功耗與數據之間的相關性，如雙軌預充邏輯中的靈敏放大邏輯、 波動動態差分邏輯和電荷分享對稱絕熱邏輯等，它們都通過利用互補的輸出達到實現每個 周期功耗基本一致的目的。
[0003] 靜態隨機存儲器是一種高性能的存儲器，在加密電路中被廣泛采用，但由于電路 功耗與所讀取數據相關，存在被差分功耗分析破譯的可能性。現有的靜態隨機存儲器(容量 為2 mXn，m和η均為大于等于1的整數)通常包括復制位線電路、譯碼器、地址鎖存電路、時鐘 電路、η位存儲陣列、η位數據選擇器、η位輸入電路和η位輸出電路，η為大于等于1的整數，譯 碼器分別與復制位線電路、地址數據鎖存電路、η位存儲陣列和η位數據選擇器連接，時鐘電 路分別與復制位線電路、η位輸入電路和η位輸出電路連接，第j位輸入電路和第j位數據選 擇器連接，復制位線電路與η位輸出電路連接，第j位數據選擇器分別與第j位存儲陣列和第 j位輸出電路連接，j = 1，2，…，n;其原理框圖如圖1和圖2所示。
[0004] 目前，現有的靜態隨機存儲器中的輸出電路通常由鎖存型靈敏放大器與數據鎖存 電路組成，其電路圖如圖3所示。該輸出電路的時序示意圖如圖4所示，根據上一周期與當前 周期讀取數據的不同，該輸出電路電路有4種工作狀態，其工作狀態如表1所示:分別為上一 周期讀1，當前周期讀I(S 11);上一周期讀1，當前周期讀O(Siq);上一周期讀0,當前周期讀0 (S00);上一周期讀0,當前周期讀1(S 01)。
[0005] 表1現有的靜態隨機存儲器中的輸出電路的不同工作狀態
[0007]在讀入階段，靈敏放大器輸出節點SAOUT和SAOUTB保持高電平狀態，數據鎖存電路 保持原有輸出數據，然后在求值階段打開下拉通路，位線對BL和BLB的電壓差導致NMOS管N3 和NMOS管M管的下拉電流不同，在靈敏放大器兩個互相耦合的反相器正反饋作用下，快速 形成輸出節點SAOUT和SAOUTB的電壓差，但是工藝偏差以及布線不均衡帶來的布線電容不 一致會造成一定功耗差異，同時數據鎖存電路根據當前周期讀取的數據與上一個周期讀取 的數據是否相同決定節點nodel和node2進行翻轉或者保持，而對輸出端Q可能進行保持、充 電與放電三個操作，造成與讀取數據相關的功耗差異。現有的靜態隨機存儲器中的輸出電 路在四種不同工作狀態下的供電電流圖如圖5所示，分析圖5可知，不同情況下求值階段的 電流差異十分明顯，使靜態隨機存儲器容易受到差分功耗分析攻擊威脅。
[0008]對于現有的靜態隨機存儲器而言，其輸出電路是單端輸出，由于沒有完全一致的 互補輸出，因此雙軌預充邏輯不適合用在靜態隨機存儲器的設計中，而三相雙軌預充電邏 輯與自定時三相雙軌預充電邏輯在SABL的基礎上通過增加放電的過程，使每個周期電路內 的主要節點進行一次充放電，克服負載和布線電容不一致造成的功耗差異的缺點，但由于 它們都需要在周期結束前對輸出進行復位，無法對讀取數據進行保持，因此也不適合設計 防御功耗攻擊的靜態隨機存儲器。
[0009]鑒此，針對現有的靜態隨機存儲器在讀取時功耗與所存數據相關的不足，結合功 耗平衡電路設計思想，設計一種靜態隨機存儲器的輸出電路，使靜態隨機存儲器在讀取數 據時每個工作周期的功耗都保持基本一致，以此提升靜態隨機存儲器的防御差分功耗分析 能力具有重要意義。
【發明內容】
[0010] 本發明所要解決的技術問題是提供一種靜態隨機存儲器的輸出電路，該輸出電路 可以使靜態隨機存儲器在讀取數據時每個工作周期的功耗都保持基本一致，提升靜態隨機 存儲器的防御差分功耗分析能力。
[0011] 本發明解決上述技術問題所采用的技術方案為：一種靜態隨機存儲器的輸出電 路，包括靈敏放大器和數據鎖存電路，所述的靈敏放大器包括第一 PMOS管、第二PMOS管、第 三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第 三NMOS管、第四NMOS管和第五NMOS管;所述的第一PMOS管的源極、所述的第四PMOS管的源極 和所述的第五PMOS管的源極均接入電源，所述的第一 PMOS管的漏極、所述的第二PMOS管的 源極和所述的第三PMOS管的源極連接，所述的第二PMOS管的漏極、所述的第三PMOS管的柵 極、所述的第四PMOS管的漏極、所述的第六PMOS管的漏極、所述的第一 NMOS管的漏極、所述 的第二NMOS管的柵極和所述的第四NMOS管的漏極連接且其連接端為所述的靈敏放大器的 第一輸出端，所述的第二PMOS管的柵極、所述的第三PMOS管的漏極、所述的第五PMOS管的漏 極、所述的第七PMOS管的漏極、所述的第一匪OS管的柵極、所述的第二NMOS管的漏極和所述 的第五NMOS管的漏極連接且其連接端為所述的靈敏放大器的第二輸入端;所述的第一 PMOS 管的柵極、所述的第四NMOS管的柵極和所述的第五NMOS管的柵極連接且其連接端為所述的 靈敏放大器的SADIS端，所述的靈敏放大器的SADIS端用于接入靈敏放大器放電信號；所述 的第四PMOS管的柵極和所述的第五PMOS管的柵極連接且其連接端為所述的靈敏放大器的 SAPRE端，所述的靈敏放大器的SAPRE端用于接入靈敏放大器充電信號;所述的第六PMOS管 的柵極和所述的第七PMOS管的柵極連接且其連接端為所述的靈敏放大器的SASEL端，所述 的靈敏放大器的SASEL端用于接入靈敏放大器讀入信號;所述的第三NMOS管的柵極為所述 的靈敏放大器的SAE端，所述的靈敏放大器的SAE端用于接入靈敏放大器使能信號;所述的 第一匪OS管的源極、所述的第二匪OS管的源極和所述的第三NMOS管的漏極連接，所述的第 三WOS管的源極、所述的第四匪OS管的源極和所述的第五匪OS管的源極均接地;所述的第 六PMOS管的源極為所述的靈敏放大器的第一信號輸入端，所述的第七PMOS管的源極為所述 的靈敏放大器的第二信號輸入端，所述的靈敏放大器的第一信號輸入端為所述的靜態隨機 存儲器的輸出電路的BL端，所述的靈敏放大器的第二信號輸入端為所述的靜態隨機存儲器 的輸出電路的BLB端，所述的靜態隨機存儲器的輸出電路的BL端和所述的靜態隨機存儲器 的輸出電路的BLB端用于連接數據選擇器來接入位線對；
[0012]所述的數據鎖存電路包括兩個或非門、第八PMOS管、第九PMOS管、第十PMOS管、第 十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管;所述的或非 門具有第一輸入端、第二輸入端和輸出端，所述的兩個或非門分別為第一或非門和第二或 非門；所述的第九PMOS管的源極和所述的第六NMOS管的柵極均接入電源;所述的第一或非 門的第一輸入端為所述的數據鎖存電路的第一輸入端，所述的數據鎖存電路的第一輸入端 和所述的靈敏放大器的第一輸出端連接，所述的第一或非門的第二輸入端、所述的第二或 非門的輸出端、所述的第十PMOS管的柵極和所述的第十NMOS管的柵極連接，所述的第一或 非門的輸出端、所述的第二或非門的第一輸入端、所述的第六NMOS管的源極、所述的第十一 PMOS管的源極、所述的第八PMOS管的柵極和所述的第九NMOS管的柵極連接，所述的第二或 非門的第二輸入端為所述的數據鎖存電路的第二輸入端，所述的數據鎖存電路的第二輸入 端和所述的靈敏放大器的第二輸入端連接;所述的第九PMOS管的漏極和所述的第八PMOS管 的源極連接，所述的第九PMOS管的柵極和所述的第七NMOS管的柵極連接且其連接端為所述 的數據鎖存電路的OUTDIS端，所述的數據鎖存電路的OUTDIS端用于接入輸出端放電控制信 號;所述的第十PMOS管的源極、所述的第十PMOS管的漏極、所述的第十NMOS管的漏極、所述 的第十匪OS管的源極、所述的第八匪OS管的源極、所述的第九匪OS管的源極、所述的第七 NMOS管的源極和所述的第十一 PMOS管的柵極均接地;所述的第六NMOS管的漏極、所述的第 十一 PMOS管的漏極和所述的第八NMOS管的柵極連接;所述的第八PMOS管的漏極、所述的第 八NMOS管的漏極、所述的第九NMOS管的漏極和所述的第七NMOS管的漏極連接且其連接端為 所述的數據鎖存電路的輸出端，所述的數據鎖存電路的輸出端為所述的靜態隨機存儲器的 輸出電路的輸出端。
[0013]與現有技術相比，本發明的優點在于通過第一 PMOS管、第二PMOS管、第三PMOS管、 第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、 第四匪OS管和第五匪OS管構成靈敏放大器，通過兩個或非門、第八PMOS管、第九PMOS管、第