移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示技術領域，尤其涉及一種移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置。
【背景技術】
[0002]圖1給出了一種傳統的4T1C移位寄存器單元的電路圖。圖1所示的移位寄存器單元包括第一晶體管Ml、第二晶體管M2、第三晶體管M3\第四晶體管M4和存儲電容Cl，其中PU標示上拉節點，Input為輸入端，CLK為時鐘信號輸入端，Output為本級柵極驅動信號輸出端，Reset為復位段，VGL為第一低電平。
[0003]如圖2所示，圖1所示的移位寄存器單元在工作時，
[0004]在第一階段tl，Input輸出高電平，CLK和Reset均輸出低電平，使得M2和M4都關斷，Ml導通。Ml導通后，PU的電位為高電平，此時M3導通；
[0005]在第二階段t2，Input輸出低電平，使得Ml關斷，由于Cl的作用，PU的電位保持高電平，M3導通，當CLK輸出高電平時，Output輸出高電平；
[0006]第三階段t3，Input和CLK都輸出低電平，Ml和M3都關斷，PU的電位為低電平，M3關斷，此時Reset輸出高電平，M2和M4導通，Output輸出低電平；
[0007]在下一幀到來之前，該移位寄存器一直保持輸出低電平。
[0008]上述傳統的4T1C移位寄存器單元電路使用頻率高，導致抗干擾能力弱，毛刺多、較大，輸出波形不穩定。
【發明內容】
[0009]本發明提供了一種移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置，解決現有技術中抗干擾能力弱，輸出的柵極驅動信號的毛刺多并波形不穩定的問題。
[0010]為了達到上述目的，本發明提供了一種移位寄存器單元，包括本級柵極驅動信號輸出端、時鐘信號輸入端、用于接入輸入信號的輸入端和用于接入復位信號的復位端，所述移位寄存器單元還包括:
[0011]上拉晶體管，柵極與上拉節點連接，第一極與時鐘信號輸入端連接，第二極與所述本級柵極驅動信號輸出端連接；
[0012]存儲電容，第一端與所述上拉節點連接，第二端接入第一低電平；
[0013]輸出放噪晶體管，柵極與下拉節點連接，第一極與所述本級柵極驅動信號輸出端連接，第二極接入所述第一低電平；
[0014]下拉節點控制模塊，分別與所述上拉節點和所述下拉節點連接，用于在所述上拉節點的控制下控制所述下拉節點接入所述第一低電平或第一高電平；
[0015]上拉節點控制模塊，分別與所述輸入端、所述復位端、所述上拉節點、第二高電平和第二低電平連接，用于在所述輸入信號的控制下控制所述上拉節點是否接入所述第二高電平，并在所述復位信號的控制下控制所述上拉節點是否接入所述第二低電平；以及，
[0016]上拉節點放噪模塊，控制端與所述下拉節點連接，用于在所述下拉節點的控制下控制所述上拉節點是否接入所述第一低電平。
[0017]實施時，在正向掃描時，所述上拉節點控制模塊包括:
[0018]第一晶體管，柵極與所述輸入端連接，第一極接入所述第二高電平，第二極與所述上拉節點連接；以及，
[0019]第二晶體管，柵極與所述復位端連接，第一極與所述上拉節點連接，第二極接入所述第二低電平；
[0020]在反向掃描時，所述上拉節點控制模塊包括:
[0021]第一晶體管，柵極與所述復位端連接，第一極接入所述第二低電平，第二極與所述上拉節點連接；以及，
[0022]第二晶體管，柵極與所述輸入端連接，第一極與所述上拉節點連接，第二極接入所述第二高電平。
[0023]實施時，上拉節點放噪模塊包括:上拉節點放噪晶體管，柵極與所述下拉節點連接，第一極與所述上拉節點連接，第二極接入所述第一低電平。
[0024]實施時，所述下拉節點控制模塊，具體用于當所述上拉節點的電位為第二高電平時控制所述下拉節點的電位為第一低電平，當所述上拉節點的電位為第二低電平時控制所述下拉節點的電位為第一高電平。
[0025]實施時，所述下拉節點控制模塊包括:
[0026]第三晶體管，柵極接入所述第一高電平，第一極接入所述第一高電平，第二極與所述下拉節點連接；以及，
[0027]第四晶體管，柵極與所述上拉節點連接，第一極與所述下拉節點連接，第二極接入所述第一低電平。
[0028]實施時，當所述上拉晶體管、所述輸出放噪晶體管、所述上拉節點放噪晶體管、所述第一晶體管、所述第二晶體管、所述第三晶體管和所述第四晶體管都為η型晶體管。
[0029]本發明提供了一種移位寄存器的驅動方法，應用于上述的移位寄存器單元，所述驅動方法包括:在每一顯示周期內，
[0030]在預充電階段，輸入端接入高電平，復位端接入低電平，時鐘信號輸入端接入低電平，上拉節點控制模塊控制上拉節點接入第二高電平，對存儲電容進行充電，維持所述上拉節點的電位為高電平，控制上拉晶體管導通，下拉節點控制模塊控制下拉節點接入第一低電平，從而控制輸出放噪晶體管關斷，所述本級柵極驅動信號輸出低電平；
[0031]在輸出階段，所述輸入端接入低電平，所述復位端接入低電平，所述時鐘信號輸入端接入高電平，存儲電容維持所述上拉節點的電位為高電平，控制上拉晶體管保持導通，從而使得所述本級柵極驅動信號輸出端輸出高電平，下拉節點控制模塊控制下拉節點仍然接入所述第一低電平；
[0032]在復位階段，所述輸入端接入低電平，所述復位端接入高電平，所述時鐘信號輸入端接入低電平，上拉節點控制模塊控制所述上拉節點接入第二低電平，下拉節點控制模塊控制所述下拉節點接入第一高電平，上拉節點放噪模塊控制所述上拉節點接入所述第一低電平，以對上拉節點進行放噪，所述輸出放噪晶體管導通，以對所述柵極驅動信號輸出端進行放噪，使得所述柵極驅動信號輸出端接入第一低電平；
[0033]在持續放噪階段，所述輸入端接入低電平，所述復位端接入低電平，所述下拉節點控制模塊控制所述下拉節點接入所述第一高電平，上拉節點放噪模塊控制所述上拉節點接入所述第一低電平，以對上拉節點進行放噪，所述輸出放噪晶體管導通，以對所述柵極驅動信號輸出端進行放噪，使得所述柵極驅動信號輸出端持續接入第一低電平。
[0034]本發明提供了一種柵極驅動電路，包括沉積在陣列基板上的多級上述的移位寄存器單元；
[0035]除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端與相鄰上一級移位寄存器單元的柵極驅動信號輸出端連接；
[0036]除了最后一級移位寄存器單元之外，每一級移位寄存器單元的復位端與相鄰下一級移位寄存器單元的柵極驅動信號輸出端連接。
[0037]實施時，相鄰級移位寄存器單元的時鐘信號輸入端接入的時鐘信號相互反相。
[0038]本發明還提供了一種顯示裝置，包括上述的柵極驅動電路。
[0039]與現有技術相比，本發明所述的移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置，將存儲電容設置于上拉節點和第一低電平輸出端之間，從而在輸入信號為高電平時通過第二高電平對存儲電容充電，上拉節點的電位為高直到本級柵極驅動信號輸出端輸出低電平，存儲電容可以起到穩定上拉節點PU的電位的作用，增強抗干擾能力;本發明采用輸出放噪晶體管對本級柵極驅動信號輸出端放噪，采用上拉節點放噪模塊對上拉節點放噪，從而可以提高移位寄存器單元的抗干擾能力，使得其輸出的柵極驅動信號毛刺少，波形穩定;并且本實施例所述的移位寄存器單元采用的晶體管個數少，從而更加有利于窄邊框的設計。
【附圖說明】
[0040]圖1是傳統的4T1C移位寄存器單元的電路圖；
[0041]圖2是圖1所示的4T1C移位寄存器單元的工作時序圖；
[0042]圖3是本發明實施例所述的移位寄存器單元的結構圖；
[0043]圖4A是本發明另一實施例所述的移位寄存器單元的結構圖；
[0044]圖4B是本發明又一實施例所述的移位寄存器單元的結構圖；
[0045]圖5是本發明再一實施例所述的移位寄存器單元的結構圖；
[0046]圖6是本發明另一實施例所述的移位寄存器單元的結構圖；
[0047]圖7是本發明所述的移位寄存器單元的一具體實施例的電路圖；
[0048]圖8是本發明圖7所示的移位寄存器單元的具體實施例的工作時序圖；
[0049]圖9是本發明實施例所述的柵極驅動電路的結構圖。
【具體實施方式】
[0050]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0051]如圖3所示，本發明實施例所述的移位寄存器單元包括本級柵極驅動信號輸出端Output、時鐘信號輸入