抗單粒子翻轉的鎖存型靈敏放大器的制造方法
【技術領域】
[0001]本發明涉及電子行業集成電路技術領域，尤其涉及一種抗單粒子翻轉的鎖存型靈敏放大器。
【背景技術】
[0002]單粒子效應是指高能帶電粒子在穿過微電子器件的靈敏區時，沉積能量，產生足夠數量的電荷，這些電荷被器件電極收集后，造成器件邏輯狀態的非正常改變或器件損壞，它是一種隨機效應。除了空間高能粒子以外，各種核輻射、電磁輻射環境也是產生單粒子效應的主要原因。單粒子翻轉是輻照環境下集成電路最常見的一種單粒子效應，它會導致存儲數據的錯誤。
[0003]鎖存型靈敏放大器是一種帶時鐘控制的比較器，將小信號差分輸入轉換為全擺幅輸出，廣泛應用于存儲器，數據轉換，數據傳輸等電路設計中，作為數模混合電路中的關鍵元件之一，其抗輻照性能尤為重要，因為在讀取數據的過程中一旦出現單粒子翻轉，會引起讀出數據錯誤，甚至導致系統失效，隨著空間技術、核技術和戰略武器的發展，各種電子設備已經廣泛應用于人造衛星、宇宙飛船、運載火箭、遠程導彈和核武器控制系統中。構成電子設備的電子元器件不可避免的要處于輻射環境中，由于半導體技術的迅猛發展，航天器用半導體器件的集成度不斷提高，特征尺寸越來越小，工作電壓越來越低，相應地，臨界電荷也越來越小，單粒子效應越來越容易發生。因此加固鎖存靈敏放大器成為空間數模混合電路應用需要解決的至關重要的問題。
[0004]圖1為現有技術中未進行加固的普通鎖存靈敏放大器的電路圖。請參照圖1，當電路工作在讀取數據狀態，節點OUT或0UT_B中任意一個節點遭受重離子轟擊發生由I到O的狀態翻轉，會導致另一輸出端的數據發生O到I的狀態翻轉，同時錯誤數據將會由OUT和0UT_B傳遞至下一級電路，引起讀出數據錯誤。目前常見的單粒子翻轉加固手段主要有以下兩種:
[0005]工藝加固:工藝加固是指使用特殊的工藝流程和不同的工藝參數從而使器件具有良好的抗福射特性，例如通過采用SOI (Silicon on Insulator)工藝,SOI工藝采用全介質隔離技術，可以有效減小重離子軌跡上的電荷收集，從而達到提高抗單粒子翻轉性能的目的，但SOI工藝成本高，可選擇的工藝線少，集成度通常落后商用工藝。
[0006]設計加固:相對于工藝加固，設計加固技術具有兩個最大的優點。一是不需要新的工藝或新的掩模；二是在提高抗單粒子翻轉能力的同時不會明顯增加單元的寫入時間。抗單粒子翻轉采用設計加固是最合適的選擇，設計加固可以使用較先進商用工藝生產線，相對特殊工藝成本大大降低，集成度更高，電子器件的速度更快，功耗更低。隨著半導體技術發展，目前常用的加固結構能在不同層次抵抗單粒子翻轉:電阻加固的方法是通過引入反饋電阻增加反饋時間，從而提高單元的抗單粒子翻轉能力，這一方法在早期大量使用，其最大的缺點是降低了寫速度，尤其是在低溫條件下。
[0007]在實現本發明的過程中，申請人發現現有的鎖存型靈敏放大器抗輻照加固常用方案中，工藝加固可以有效減小單粒子軌跡上的電荷收集，但造價昂貴，可選擇的工藝線少，集成度通常比商用工藝落后三代左右；各種靈敏放大器設計加固方案中，有的翻轉不容易恢復或翻轉恢復時間長，有的面積開銷大。
【發明內容】
[0008](一)要解決的技術問題
[0009]鑒于上述技術問題，本發明提供了一種抗單粒子翻轉的鎖存型靈敏放大器，能夠滿足抗單粒子翻轉的同時保持較快的讀速度，較短的翻轉恢復時間，較低的功耗，且可以使用普通的商用工藝線。
[0010](二)技術方案
[0011]根據本發明的一個方面，提供了一種抗單粒子翻轉的鎖存型靈敏放大器。該鎖存型靈敏放大器包括:鎖存型靈敏放大器本體，其比較電路中包含兩個上拉PMOS管-第四上拉PMOS管P4和第五上拉PMOS管P5 ；以及隔離單元，包括:第二 PMOS管P2和第三PMOS管P3，其中:第二 PMOS管P2，其柵極連接字線BL，其源極連接至電源，其漏極連接至鎖存型靈敏放大器本體中比較電路中所述第四上拉PMOS管P4的源極；以及第三PMOS管P3，其柵極連接至字線BLB，其源極連接至電源，其漏極連接至鎖存型靈敏放大器本體中比較電路所述第五上拉PMOS管P5的源極；其中，所述鎖存型靈敏放大器本體的兩輸出端分別連接至所述鎖存型靈敏放大器的兩輸出端(OUT和0UT_B)。
[0012](三)有益效果
[0013]從上述技術方案可以看出，本發明抗單粒子翻轉的鎖存型靈敏放大器具有以下有益效果:
[0014](I)在普通鎖存靈敏放大器的結構基礎上添加兩個P型晶體管構成的隔離單元，在保持了普通結構的高性能的同時由于隔離單元的限流作用同時降低了電路的功耗，當節點nl或n2發生I到O翻轉后，可以通過隔離單元將其狀態迅速恢復為I ;
[0015](2)輸出端連接翻轉緩解單元，當輸出的某一端發生翻轉，此時兩個輸出端狀態相同，異或門輸出由I變成0，此時翻轉緩解單元中的三態緩沖器關閉，最終輸出結果得到保持，從而可以有效防止錯誤電平傳播至下一級電路；
[0016](3)該鎖存型靈敏放大器可用于高速SRAM電路，由于是采用電路設計加固的方法，因此可以采用商用體硅CMOS工藝，實現降低制造成本。
【附圖說明】
[0017]圖1為現有技術中未進行加固的普通鎖存型靈敏放大器的電路圖；
[0018]圖2為根據本發明實施例抗單粒子翻轉的鎖存型靈敏放大器的電路圖；
[0019]圖3為圖2所示鎖存型靈敏放大器工作原理的示意圖；
[0020]圖4為根據本發明第二實施例抗單粒子翻轉的鎖存型靈敏放大器的電路圖；
[0021]圖5為根據本發明第三實施例抗單粒子翻轉的鎖存型靈敏放大器的電路圖。
【具體實施方式】
[0022]為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明進一步詳細說明。需要說明的是，在附圖或說明書描述中，相似或相同的部分都使用相同的圖號。附圖中未繪示或描述的實現方式，為所屬技術領域中普通技術人員所知的形式。另外，雖然本文可提供包含特定值的參數的示范，但應了解，參數無需確切等于相應的值，而是可在可接受的誤差容限或設計約束內近似于相應的值。
[0023]本發明在普通鎖存靈敏放大器比較電路的上拉PMOS管源極與電源之間添加隔離單元，防止第一節點nl (指第二 PMOS管P2的漏極和第四上拉PMOS管P4的源極)、第二節點n2 (指第三PMOS管P3的漏極和第五上拉PMOS管P5的源極)、第三節點n3 (指第四上拉PMOS管的漏極)和/或第四節點(指第五上拉PMOS管的漏極)發生I到O翻轉后的相互影響，并在比較電路的輸出端添加瞬態錯誤緩解單元，避免上述四個節點發生單粒子翻轉后傳播到讀出電路的下一級。
[0024]在本發明的第一個示例性實施例中，提供了一種抗單粒子翻轉的鎖存靈敏放大器。圖2為根據本發明實施例抗單粒子翻轉的鎖存型靈敏放大器的電路圖。如圖2所示，本實施例抗單粒子翻轉的鎖存型靈敏放大器包括:
[0025]鎖存型靈敏放大器本體，其比較電路中包含兩個上拉PMOS管-第四上拉PMOS管P4和第五上拉PMOS管P5 ；
[0026]隔離單元，包括:第二 PMOS管P2和第三PMOS管P3，其中，第二 PMOS管P2的柵極連接字線BL，其源極連接至電源，其漏極連接至鎖存型靈敏放大器本體中比較電路中第四上拉PMOS管P4的源極；第三PMOS管P3的柵極連接至字線BLB，其源極連接至電源，其漏極連接至鎖存型靈敏放大器本體中比較電路中第五上拉PMOS管P5的源極；
[0027]瞬態效應緩解單元，其連接于鎖存型靈敏放大器本體的兩輸出端與本實施例鎖存型靈敏放大器的兩輸出端-OUT端和0UT_B之間，用于避免本級鎖存型靈敏放大器的單粒子翻轉錯誤傳遞到下一級鎖存型靈敏放大器；
[0028]其中，字線BL和字線BLB為同一字線的兩端，兩者極性相反，兩輸出端-OUT端和0UT_B極性也相反。
[0029]本實施例中，在未加固的鎖存靈敏放大器的比較電路中加入隔離單元，避免第一節點η 1、第二節點η2、第三節點η3、第四節點η4與之間因為反轉導致的相互影響，并在比較電路的輸出端添加瞬態錯誤緩解單元，避免nl或η2發生單粒子翻轉后傳播到讀出電路的下一級。
[0030]以下對本實施例抗單粒子翻轉的鎖存型靈敏放大器的各個組成部分進行詳細說明。
[0031]請參照圖2，本實施例中，鎖存型靈敏放大器本體包括:第一預充PMOS管Ρ1、第六預充PMOS管Ρ6和比較電路。
[0032]第一預充PMOS管Ρ1，其柵極連接至鎖存型靈敏放大器的時鐘輸入端，其源極連接至電源，其漏極連接第三節點η3。
[0033]第六預充PMOS管Ρ6，其柵極連接至鎖存型靈敏放大器的時鐘輸入端，其源極連接至電源，其漏極連接第四節點η4。
[0034]比較電路，包括:第四上拉PMOS管Ρ4、第五上拉PMOS管Ρ5、第一 NMOS管N1、第二NMOS管Ν2、第三NMOS管Ν3、第四NMOS管Ν4和第五NMOS管Ν5，其中:第四上拉PMOS管Ρ4，其源極連接至第一節點nl，其漏極連接至第三節點n3 ;第五上拉PMOS管P5，其源極連接至第二節點n2，其漏極連接至第四節點n4 ;第一 NMOS管NI，其柵極連接至第四上拉PMOS管P4的柵極以及第四節點n4，其漏極連接至第三節點n3 ;第二 NMOS管N2，其柵極連接至第五上拉PMOS管P5的柵極以及第三節點n3 ;其漏極連接至第四節點n4 ;第三NMOS管N3，其柵極連接至字線BL ;其漏極通過第五節點n5連接至第一 NMOS管NI的源極，其源極連接至第七節點n7 ;第四NMOS管N4，其柵極連接至字線BLB，其漏極通過第六節點n6連接至第二NMOS管N2的源極，其源極連接至第七節點n7 ;第五NMOS管N5，其柵極連接至鎖存型靈敏放大器的時鐘輸入端，其漏極連接至第七