半導體存儲裝置的制造方法
【專利說明】半導體存儲裝置
[0001]相關申請交叉引用
[0002]本申請主張于2013年9月11日提交的序列號為61/876，491的美國臨時申請的權益以及于2014年3月7日提交的序列號為14/201,642的美國申請的權益，其全部內容通過引用納入本文中。
技術領域
[0003]本文中描述的實施例一般地涉及半導體存儲裝置。
【背景技術】
[0004]已知作為電阻變化型存儲器中的一種的磁隨機存取存儲器(MRAM)JRAM的寫入方法包括磁場寫入方法和自旋轉移寫入方法。在這些方法當中，自旋轉移方法的優點在于增加集成密度、降低功耗和增強性能，因為此方法具有磁化反轉所需的自旋轉移電流隨磁體尺寸變小而減小的特性。
[0005]自旋轉移寫入方法的MTJ(磁隧道結)元件具有多層結構，該多層結構由兩個鐵磁層以及插在其間的非磁勢皇層(絕緣薄膜)構成，并且數字數據通過由自旋極化隧道效應導致的磁阻變化來存儲。MTJ元件可通過兩個鐵磁層的磁取向而呈現低電阻狀態和高電阻狀態。當兩個鐵磁層的磁取向(自旋方向)處于平行狀態(P(平行)狀態)時，MTJ元件處于低電阻狀態。當兩個鐵磁層的磁取向處于反平行狀態(AP(反平行)狀態)時，MTJ元件處于高電阻狀態。
【發明內容】
[0006]另外，在可實現如“【背景技術】”中描述的精細基元的電阻變化型存儲器中，由于微加工的布線層的電阻增加，無法通過僅擴大存儲器基元陣列區域來得到足夠的基元容量。因此，需要分割基元陣列，從而減小布線電阻增加的影響。分割基元陣列意味著增加基元陣列周圍的核心電路的數量，從而僅導致芯片尺寸增加。在本申請中，通過使用針對存儲器基元陣列周圍的核心電路的存儲器基元的微型化技術來縮小核心電路的區域，從而實現具有提升的容量和裕量(margin)的電阻變化型存儲裝置，同時抑制芯片尺寸增加。
[0007]—般而言，根據一個實施例，一種半導體存儲裝置包括基元陣列，所述基元陣列包括:多個電阻變化元件，其形成在半導體襯底上方；多個第一基元晶體管，其形成在所述半導體襯底上并且被設置為與所述電阻變化元件關聯;多個第一柵電極，其被包括在所述第一基元晶體管中并且在第一方向上延伸;第一位線，其被電連接到所述電阻變化元件并且在垂直于所述第一方向的第二方向上延伸;第二位線，其被電連接到所述第一基元晶體管的電流路徑的一端并且在所述第二方向上延伸；以及多個第一工作區，所述第一基元晶體管形成在所述第一工作區中，并且所述第一工作區在以第一角度與所述第一方向相交的方向上延伸。所述半導體存儲裝置還包括位線控制器，所述位線控制器包括:多個第二基元晶體管，所述第二基元晶體管形成在所述半導體襯底上，并且每個所述第二基元晶體管具有一端被電連接到所述第一位線或所述第二位線的電流路徑；多個第二柵電極，其被包括在所述第二基元晶體管中并且在所述第一方向上延伸；以及多個第二工作區，所述第二基元晶體管形成在所述第二工作區中，并且所述第二工作區在以第二角度與所述第一方向相交的方向上延伸。
【附圖說明】
[0008]圖1是示例出根據第一實施例的半導體存儲裝置的結構的框圖。
[0009]圖2是示例出根據第一實施例的存儲器基元(memorycell)的寫入操作的圖。
[0010]圖3示例出根據第一實施例的基元陣列及其外圍電路的布局的實例。
[0011]圖4是示例出根據第一實施例的基元陣列與位線和源線(sourceline)控制器之間的關系的框圖。
[0012]圖5是示例出根據第一實施例的基元陣列與位線和源線控制器之間的關系的電路圖。
[0013]圖6是示例出根據第一實施例的基元陣列與位線控制器之間的關系的電路圖。
[0014]圖7是示例出根據第一實施例的基元陣列與源線控制器之間的關系的電路圖。
[0015]圖8是示例出根據第一實施例的基元陣列與位線控制器之間的關系的布局。
[0016]圖9是沿著圖8中的線A-A截取的截面圖。
[0017]圖10是沿著圖8中的線B-B截取的截面圖。
[0018]圖11是示例出根據第一實施例的基元陣列與源線控制器之間的關系的布局。
[0019]圖12是示意性地示例出根據第一實施例的半導體存儲裝置的基本制造方法的流程圖。
[°02°]圖13是示意性地示例出子孔(subhole)的結構的框圖；
[0021]圖14A是示例出列選擇電路驅動器的逆變器的電路圖。
[0022]圖14B是示例出列選擇電路驅動器的SWD驅動器的電路圖。
[0023]圖14C是SWD驅動器的電路圖。
[0024]圖14D是BL/SL重置(reset)驅動器的電路圖。
【具體實施方式】
[0025]下文中，將參考附圖描述已經構造的實施例。在下面的描述中，使用相似的參考標號表示具有基本相同的功能和結構的結構元件，僅在需要時給出重復的描述。使用構成參考標號的數字后面的“字母”或“連字符和數字”，以及構成參考標號的符號后面的“數字”或“連字符和數字”以區分由包括相同數字的參考標號表示且具有相同結構的元件。當不需要區分由包括相同數字的參考標號表示的元件時，這些元件由僅包括數字或符號的參考標號表示。例如，當不需要區分具有參考標號Ia和Ib的元件時，這些元件統一由參考標號I表示。此外，例如，當不需要區分具有參考標號WLl和WL2的元件時，這些元件統一由參考標號WL表不O
[0026]應注意，附圖是示意圖，并且厚度與平面尺寸之間的關系、各層間的厚度比率等等不同于實際情況。因而，具體厚度和尺寸應該在考慮以下描述的情況下判定。不用說，附圖包括具有相互不同的尺寸關系或比率的部分。另外，下面描述的實施例通過實例示例出用于體現實施例的技術概念的裝置或方法，并且實施例的技術概念不將結構組件的材料、形狀、結構、排列等具體地限制為下面描述的那些。在權利要求的范圍內，可以在實施例的技術概念上做出各種改變。
[0027](第一實施例)
[0028]〈根據第一實施例的半導體存儲裝置的結構〉
[0029]首先，參考圖1，示意性描述根據第一實施例的半導體存儲裝置的基本結構。圖1是示例出根據第一實施例的半導體存儲裝置的結構的框圖。
[0030]第一實施例的半導體存儲裝置I包括存儲器基元陣列(也簡稱為“基元陣列”)11、控制器12、DQ電路13、地址指令電路14、行解碼器15、子孔16、位線和源線控制器17、讀出放大器/寫入驅動器18、字線驅動器20、以及內部電壓發生器21。子孔16與每個存儲器基元陣列11關聯地產生字線驅動器20的控制信號以及位線和源線控制器14的控制信號。
[0031]基元陣列11是MRAM，在MRAM中，多個存儲器基元MC以矩陣的形式二維排列。每個存儲器基元MC包括MTJ元件22 (未示出)和基元晶體管23 (未示出)C3MTJ元件22是磁隧道結元件，該元件通過電阻狀態的變化而存儲數據，并且可以通過電流重寫數據。基元晶體管23被設置為與MTJ元件22關聯，并且被配置為，當使電流在所關聯的MTJ元件22中流動時，基元晶體管23變為導通的。
[0032]多個字線WL在行方向上排列，并且多個位線BL在列方向上排列，從而字線WL和位線BL相互交叉。兩個相鄰的位線BL構成一對，存儲器基元MC被設置為與字線WL和位線對(在該實施例中，為方便起見，稱為位線BL和源線SL)之間的交叉點關聯。每個存儲器基元MC的MTJ元件22和基元晶體管23串聯地連接在位線對之間(例如，在BL與SL之間)。此外，基元晶體管23的柵極被連接到字線WL。
[0033]各種外部控制信號，例如，芯片選擇信號CS、時鐘信號CK和時鐘使能信號CKE)被輸入到控制器12。控制器12控制地址指令電路14，并且辨別地址和指令。
[0034]指令地址信號CAi被輸入到地址指令電路14。地址指令電路14將指令地址信號CAi傳輸到行解碼器15和子孔16。
[0035]行解碼器15被設置在存儲器基元陣列11的字線方向上的兩側，并且對已經從地址指令電路14提供的指令地址信號CAi的地址進行解碼。
[0036]子孔16基于外部控制信號，通過指令地址信號CAi識別指令或地址，并且控制字線驅動器20以及位線和源線控制器17。
[0037]位線和源線控制器17被設置在存儲器基元陣列11的位線方向上的兩側，并且基于來自子孔16的控制信號來控制位線BL和源線SL。
[0038]讀出放大器/寫入驅動器18被設置在存儲器基元陣列11的位線方向上。讀出放大器被連接到位線BL，并且通過感測在與所選擇的字線WL相連的存儲器基元MC中流動的電流而讀出存儲在存儲器基元中的數據。寫入驅動器被連接到位線BL，并且通過使電流在與所選擇的字線WL相連的存儲器基元MC中流動而寫入數據。
[0039]讀出放大器/寫入驅動器18與外部輸入/輸出端子DQ之間的數據的發送/接收經由數據總線19和DQ電路13執行。
[0040]字線驅動器20被設置在存儲器基元陣列11的字線方向上的兩側，被連接到字線，并且被配置為在數據讀取或數據寫入時將電壓施加到所選擇的字線WL。更具體地說，字線驅動器20被配置為根據由行解碼器15解碼的行地址將電壓施加到所選擇的字線WL。
[0041]設置內部電壓發生器21，以產生半導體存儲裝置I中的操作所需的內部電壓(例如，由電源電壓升高的電壓)。該內部電壓發生器21也由控制器12控制，并且執行升壓操作且產生需要的電壓。
[0042]〈存儲器基元MC的寫入操作〉
[0043]接下來，參考圖2，示意性地描述根據第一實施例的存儲器基元MC的寫入操作。圖2是示例出根據第一實施例的存儲器基元MC的寫入操作的圖。
[0044]如圖2所示，根據第一實施例的存儲器基元MC的MTJ元件22的一端被連接到位線BL，MT J兀件22的另一端被連接到基兀晶體管23的電流路徑的一端。基兀晶體管23的電流路徑的另一端被連接到源線SL。利用TMR(隧穿磁阻)效應的MTJ元件22具有多層結構，該多層結構由兩個鐵磁層F和P以及插在其