磁存儲器及其控制方法
【專利說明】磁存儲器及其控制方法
[0001]相關申請的交叉引用
[0002]本申請要求2013年9月4日提交的美國臨時申請N0.61/873,798以及2014年3月7日提交的美國申請N0.14/201，613的權益，所有申請的整體內容通過引用并入在此。
技術領域
[0003]在此描述的實施例一般涉及磁存儲器及磁存儲器的控制方法。
【背景技術】
[0004]近年來，自旋轉移矩類型的磁阻隨機存取存儲器(STT-MRAM)作為半導體存儲器被提出。MRAM包含在存儲器基元中的磁阻效應元件。磁阻效應元件包括兩個磁層(鐵磁體層)和在其間設置的非磁層。“I”或“O”的數據存儲在存儲器基元中，取決于磁阻效應元件的兩個磁層的磁化狀態，也就是說，兩個磁層的自旋取向是否平行或反平行。
【附圖說明】
[0005]圖1是示出磁存儲器的整體配置示例的框圖；
[0006]圖2是示出磁存儲器的基元陣列附近的配置示例的視圖；
[0007]圖3是示出在實施例中磁存儲器的配置示例的示意圖；
[0008]圖4是示出磁存儲器的存儲器基元的結構示例的視圖；
[0009]圖5是示出磁阻效應元件的結構示例的示意圖；
[0010]圖6是示出磁阻效應元件的結構示例的示意圖；
[0011]圖7是描述在實施例中的磁存儲器的示意圖；
[0012]圖8是描述在實施例中的磁存儲器的示意圖；
[0013]圖9是描述在實施例中的磁存儲器的示意圖；
[0014]圖10是描述在實施例中的磁存儲器的操作示例的示圖；以及
[0015]圖11是描述在實施例中的磁存儲器的變形的視圖。
【具體實施方式】
[0016]本實施例將參照附圖在下面詳細描述。在下面的描述中，相同的參考標記附到具有相同功能和配置的元件，并且重復描述將在必要時提供。
[0017]—般地，根據一個實施例，磁存儲器包括:基元陣列，其包含沿第一和第二方向設置的多個存儲器基元，每一個存儲器基元包括作為存儲器元件的磁阻效應元件；以及讀取電路，其從基于地址信號而從多個存儲器基元中所選擇的存儲器基元來讀取數據。讀取電路從與在基元陣列中的磁阻效應元件的位置對應的多個判定水平(level)來選擇一個判定水平，并且使用選擇的判定水平來從選擇的存儲器基元執行數據的讀取。
[0018][實施例]
[0019]在實施例中的磁存儲器的配置和操作將參考圖1至圖11來描述。
[0020](I)配置
[0021]在實施例中的磁存儲器的配置將參考圖1至圖9來描述。
[0022]圖1是示出在實施例中磁存儲器的整體配置示例的框圖。
[0023]如在圖1中所示，在實施例中的磁存儲器包括基元陣列200和控制基元陣列的操作的多個電路。
[0024]在磁存儲器中，磁阻效應元件用作在基元陣列200中的存儲器元件。在本實施例中的磁存儲器例如是磁阻隨機存取存儲器(MRAM)。
[0025]在實施例中的MRAM包括用于在MRAM(例如MRAM封裝)和外部裝置(例如存儲器控制器或主機裝置)之間的發送/接收與控制信號(命令/狀態)的發送/接收的接口電路110XA緩沖器111和DQ緩沖器112設置在接口電路110的內部。
[0026]CA緩沖器111從外部裝置接收命令/地址信號、時鐘啟用信號、庫選擇信號、外部時鐘信號等。DQ緩沖器112發送或接收數據輸入/輸出信號(數據)、數據選通信號以及數據屏蔽信號。
[0027]時鐘發生器120基于來自基于時鐘啟用信號的CA緩沖器111的信號，產生MRAM的內部時鐘。所產生的內部時鐘提供給在MRAM中的預定電路，諸如命令解碼器121、多路復用器114和DQ緩沖器112。在MRAM中的每一個電路基于由時鐘發生器120產生的內部時鐘而在操作時序處操作。
[0028]命令解碼器121基于從CA緩沖器111傳送的命令/地址信號來解碼命令。解碼的命令發送給庫管理器122和電壓發生器123。
[0029]為了執行對應于命令/地址信號的操作，庫管理器122向由庫選擇信號選擇的庫BK傳送諸如在基元陣列200中的地址和到庫BK中每一個電路的控制信號。
[0030]電壓發生器123產生用于與命令對應的操作的各種電壓，并且向在庫BK中的預定電路提供所產生的電壓。
[0031]例如，多個庫BK設置在MRAM中。
[0032]基元陣列200設置在庫BK中。全局位線GBL、bGBL、位線BL、bBL、全局字線GWL以及字線WL設置在基元陣列中。多個存儲器基元MC設置在基元陣列200中，以便連接到導線GBL、bGBL、BL、bBL、GWL、WL。
[0033]控制器130設置在庫BK中。控制器130控制在庫BK中每一個電路的操作。控制器130包括時序控制器131、行預解碼器132、列預解碼器133等。
[0034]時序控制器131控制在庫BK中每一個電路140、150、160、170、180的操作時序。
[0035]行預解碼器132執行例如對于來自庫管理器122的地址信號的行地址的預解碼。列預解碼器133執行例如對于來自庫管理器122的地址信號的列地址的預解碼。
[0036]行解碼器140解碼來自行預解碼器132的行地址。行解碼器140基于解碼的行地址控制在基元陣列200中的全局字線GWL與字線(也稱為子字線)WL的激活。
[0037]列解碼器150解碼來自列預解碼器133的列地址。列解碼器150基于解碼的列地址控制在基元陣列200中的全局位線GBUbGBL和位線(也稱為子位線)BL、bBL的激活。
[0038]在基元陣列200中的存儲器基元MC通過行解碼器140及列解碼器150處于訪問狀態中。
[0039]讀取電路(感測放大器)180和寫入電路(寫入驅動器)181在數據分別從基元陣列200讀取/寫入到基元陣列200時被驅動。
[0040]讀取電路180被驅動用于在控制器130的控制下讀取數據。讀取電路180經由全局位線GBUbGBL和位線BL、bBL向基于地址信號所選擇的基元陣列200中的存儲器基元MC提供讀取電流(或讀取電壓)。讀取電路180通過檢測讀取電流的電流值或位線的電位來讀取在存儲器基元MC中存儲的數據。
[0041]寫入電路181被驅動用于在控制器130的控制下寫入數據。寫入電路181經由全局位線GBL、bGBL和位線BL、bBL向基于地址所選擇的基元陣列200中的存儲器基元提供寫入電流。
[0042]例如，當MRAM的數據通過基于自旋轉移矩(STT)的寫入方法寫入時，寫入電流流過在存儲器基元中的磁阻效應元件。在STT-MRAM中，其中流過磁阻效應元件的寫入電流的方向根據要寫入到存儲器基元中的數據(例如，“O”或“I” )來控制。
[0043]錯誤檢查和校正(ECC)電路170對要寫入到基元陣列200中的數據以及從基元陣列200讀取的數據執行ECC處理。
[0044]頁面緩沖器160在稱為“頁面”的數據基元中臨時存儲要寫入到基元陣列200中的數據和從基元陣列200讀取的數據。
[0045]多路復用器114基于內部時鐘在時序中調節庫BK和緩沖器112之間(或MRAM和外部裝置之間)的數據傳送時序。
[0046]圖2是示出MRAM的基元陣列附近的電路布局示例的視圖。
[0047]如在圖2中所示，MRAM具有在基元陣列200附近設置的外圍電路209和核心電路201。
[0048]在基元陣列200中，多個存儲器基元設置成矩陣形狀。數據存儲在每一個存儲器基元中。
[0049]核心電路201電連接到基元陣列200。數據在核心電路201和基元陣列200之間輸入和輸出。核心電路201包括局部列開關電路(LYSW)210、子字線解碼器(SWD)211，以及局部列開關驅動器(LYSffDRV) 212。
[0050]局部列開關電路210使用分層位線系統根據在磁存儲器中的列地址選擇性地連接位線BL和bBL與全局位線。子字線解碼器211激活字線并且根據行地址選擇性地連接字線和全局字線。局部列開關驅動器212控制在局部列開關電路210中的局部列開關(例如在圖1中的晶體管M1、M2)的接通/關斷。
[0051]例如，局部列開關電路210包括具有嵌入式柵電極的晶體管，子字線解碼器211包括具有平面柵電極的晶體管，以及局部列開關驅動器212包括嵌入式和平面晶體管。
[0052]外圍電路(外圍電路組，外圍電路區域)209經由核心電路201電連接到基元陣列200。外圍電路209包括例如控制電路(其控制核心電路201和基元陣列200)、讀取電路(讀取驅動器)180、寫入電路(寫入驅動器)181等。外圍電路主要包括平面晶體管。
[0053]基元陣列200、核心電路201以及外圍電路209形成在同一半導體基板上。因此，核心電路201和外圍電路209與基元陣列200相鄰。順便說一下，多個基元陣列200和多個核心電路201可以設置在一個半導體基板中。在該情況下，例如一個外圍電路(外圍電路區域)設置在半導體基板中以便使多個基元陣列200和多個核心電路201共用。
[0054]圖3是示出MRAM的基元陣列的內部結構的示例和用于讀取數據的電路的內部配置的示例的等效電路圖。
[0055]如在圖3中所示，基元陣列200包括多個存儲器基元MC。
[0056]在基元陣列200內部，設置了多個位線 BL〈0>、BL〈l>、BL〈n>、bBL〈0>、bBL〈l>、bBL〈n>和多個字線WL〈0>、WL〈1>、WL〈n>。當位線BL〈0>、BL〈1>、BL〈n>中的每一個位線沒有在下面區分時，每一個位線簡單地表示為位線BL，并且當位線bBL〈0>、bBL< I>、bBL<n>中的每一個位線沒有在下面區分時，每一個位線簡單地表示為位線bBL。當多個字線WL〈0>、WL〈l>、WL〈n>沒有區分時，每一個字線簡單地表示為字線WL。
[0057]位線BUbBL在列方向上延伸，并且字線WL在行方向上延伸。兩個位線BL、bBL形成一個位線對。
[0058]存儲器基元MC連接到位線BL、bBL和字線WL。
[0059]在列方向上設置的多個存儲器基元MC連接到一個位線對BL、bBL。在行方向上設置的多個存儲器基元MC連接到公共字線WL。
[0060]在分層位線系統中，多個位線BL〈0>、BL〈l>、BL〈n>經由局部列開關M1〈0>、M1〈1>、Ml〈n>連接到一個全局位線GBL，并且多個位線bBL〈0>、bBL〈l>、bBL〈n>經由局部列開關M2〈0>、M2〈l>、M2〈n>連接到其