Sram存儲單元、存儲陣列及存儲器的制造方法
【技術領域】
[0001]本發明涉及半導體技術領域，特別涉及一種SRAM存儲單元、存儲陣列及存儲器。
【背景技術】
[0002]靜態隨機存儲器(Static Random Access Memory,以下簡稱SRAM)具有高速度、低功耗與標準工藝相兼容的優點，其廣泛應用于PC、個人通信、消費電子產品(智能卡、數碼相機、多媒體播放器)等領域。
[0003]最常見的SRAM存儲單元為6T單元，如圖1所示，所述SRAM存儲單元包括:第一PMOS晶體管MLO、第二 PMOS晶體管MLl、第一 NMOS晶體管MPDO、第二 NMOS晶體管MPDl、第三NMOS晶體管MPGO以及第四NMOS晶體管MPGl。
[0004]所述第一 PMOS晶體管ML0、第二 PMOS晶體管ML1、第一 NMOS晶體管MPDO及第二NMOS晶體管MPDl構成雙穩態電路,所述雙穩態電路形成一個鎖存器用于鎖存數據信息。所述第一 PMOS晶體管MLO及第二 PMOS晶體管MLl為上拉晶體管，第一 NMOS晶體管MPDO及第二 NMOS晶體管MPDl為下拉晶體管。第三NMOS晶體管MPGO以及第四NMOS晶體管MPGl為傳輸晶體管。
[0005]繼續參考圖1，第一 PMOS晶體管MLO的柵極、第一 NMOS晶體管MPDO的柵極、第二PMOS晶體管MLl的漏極、第二 NMOS晶體管MPDl的漏極及第四NMOS晶體管MPGl源極連接以形成第一存儲節點NI，第二 PMOS晶體管MLl的柵極、第二 NMOS晶體管MPDl的柵極、第一PMOS晶體管MLO的漏極、第一 NMOS晶體管MPDO的漏極及第三NMOS晶體管MPGO源極連接以形成第二存儲節點NO。
[0006]第三NMOS晶體管MPGO及第四NMOS晶體管MPGl的柵極連接字線WL ;第四NMOS晶體管MPGl的漏極與第一位線BL相連，第三NMOS晶體管MPGO的漏極與第二位線BLB相連。第一位線BL與第二位線BLB為互補位線。
[0007]繼續參考圖1，第一 PMOS晶體管MLO的源極及第二 PMOS晶體管MLl的源極連接電源電壓VDD，第一 NMOS晶體管MPDO的源極及第二 NMOS晶體管MPDl的源極連接對地電壓VSS0
[0008]當存儲節點NI電壓為高(電源電壓VDD)而存儲節點NO電壓為低(對地電壓VSS)，可將上述存儲單元中存儲的值稱為邏輯I ;反之則可為邏輯O。
[0009]上述SRAM存儲單元的工作原理為:
[0010]讀操作時:
[0011]對字線WL施加高電平(一般等于電源電壓VDD)，此時，第三NMOS晶體管MPGO及第四NMOS晶體管MPGl導通；
[0012]對第一位線BL和第二位線BLB施加高電平，由于第一存儲節點NI及第二存儲節點NO中其中一個為低電平，電流從第一位線BL或第二位線BLB流向低電平的那個存儲節點，此時，第一位線BL或第二位線BLB的電位會降低，電位降低的那條位線會與未產生電位變化的位線產生電壓差，當該電壓差達到一定值后，可以使用存儲單元外圍電路中的靈敏放大器(圖1中未示出)，對電壓進行放大，以輸出信號，從該信號中讀出數據。
[0013]寫操作時:
[0014]對字線WL施加高電平，此時，第三NMOS晶體管MPGO及第四NMOS晶體管MPGl導通；
[0015]對第一位線BL和第二位線BLB —個施加高電平、另一個施加低電平，由于第一存儲節點NI及第二存儲節點NO中其中一個為低電平、另一個為高電平，因此，當寫操作的數據信息與原來存儲的數據信息不同時，電流從高電平的那一個存儲節點流向低電平的那一條位線，從而使高電平的那一個存儲節點電位下降，而低電平的那一個存儲節點的電位提高，使SRAM存儲單元存儲了新的數據。
[0016]設第一存儲節點NI為高電平，第二存儲節點NO為低電平，存儲單元此時存儲的邏輯值為1，若將存儲的值改寫為0，相應的操作為:
[0017]將字線WL施加為高電壓；
[0018]將第一位線BL下拉為對地電壓VSS，而第二位線BLB的電壓則維持高電壓；
[0019]存儲單元中，第二 PMOS晶體管MLl的驅動能力弱于第四NMOS晶體管MPGl的驅動能力，第一存儲節點NI會被第一位線BL下拉至一個較低的電壓,而第一存儲節點NI的電壓降低后會帶動第二存儲節點NO電壓的上升，并促進第一存儲節點NI的電壓的進一步下降。
[0020]上述過程為一正反饋過程，直至第一存儲節點NI的電壓下拉至對地電壓VSS，而第二存儲節點NO的電壓則上拉至高電平，實現了存儲單元中邏輯狀態的改變，即從邏輯值I轉變到邏輯值O。
[0021]上述寫操作時的位線及字線的操作波形及存儲節點之間的波形變化示意圖可參考圖2。
[0022]但是，隨著集成電路的發展，制程偏差的增大和電源電壓的降低使得SRAM存儲單元越來越難以進行寫操作，即SRAM內存儲的數據難以被修改:
[0023]由于晶體管尺寸的減小，工藝偏差相應增大，在這種情況下制造出來的SRAM單元難以保證所有存儲單元晶體管之間的配置能夠滿足寫操作的要求，比如:上拉晶體管與傳輸晶體管之間的驅動力未得到良好控制；上拉晶體管與下拉晶體管之間構成的反相器，其反轉電壓未能使之在寫入時間內獲得反轉。
[0024]上述情況可能會導致寫入操作所需時間變長，或者，在寫入時間內無法成功執行寫入操作。圖3基于圖2所示的寫入操作及寫入時間，其是寫操作失敗時存儲節點之間的波形變化圖，其中，由于SRAM單元中第一存儲節點NI與第二存儲節點NO的反轉時間過長，在字線WL由高電平變為低電平之后(即寫入操作時限內)仍未完成反轉，之后在存儲單元自反饋的作用下，SRAM存儲單元存儲的邏輯值又恢復為原來的狀態，導致寫入失敗。
【發明內容】
[0025]本發明解決的技術問題為，提供一種SRAM存儲單元，以解決SRAM存儲單元可能存在的寫入操作失敗的問題。
[0026]為了解決上述技術問題，本發明技術方案提供了一種SRAM存儲單元，包括:
[0027]第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第一傳輸晶體管以及第二傳輸晶體管；其中，
[0028]所述第一 PMOS晶體管的柵極、第一 NMOS晶體管的柵極、第二 PMOS晶體管的漏極及第二傳輸晶體管的一極連接以形成第一存儲節點，所述第二傳輸晶體管的另一極連接至第一位線；
[0029]所述第二 PMOS晶體管的柵極、第二 NMOS晶體管的柵極、第一 PMOS晶體管的漏極及第一傳輸晶體管的一極連接以形成第二存儲節點，所述第一傳輸晶體管的另一極連接至第二位線；
[0030]所述第一傳輸晶體管以及第二傳輸晶體管的控制極連接至字線，所述第一 PMOS晶體管的源極及第二 PMOS晶體管的源極連接至第一電壓，所述第一 NMOS晶體管的源極及第二 NMOS晶體管的源極連接至第二電壓；
[0031]所述SRAM存儲單元還包括:
[0032]第一雙柵NMOS晶體管及第二雙柵NMOS晶體管；其中，
[0033]所述第一雙柵NMOS晶體管的第一柵極及第二雙柵NMOS晶體管的漏極連接至所述第一存儲節點，所述第一雙柵NMOS晶體管的第二柵極連接至所述第一位線；
[0034]所述第二雙柵NMOS晶體管的第一柵極及第一雙柵NMOS晶體管的漏極連接至所述第二存儲節點，所述第二雙柵NMOS晶體管的第二柵極連接至所述第二位線；
[0035]所述第一雙柵NMOS晶體管的源極連接至所述第一 NMOS晶體管的漏極，所述第二雙柵NMOS晶體管的源極連接至所述第二 NMOS晶體管的漏極。