Sram單元和sram存儲器的制造方法
【技術領域】
[0001]本發明涉及半導體領域，尤其涉及一種SRAM單元和SRAM存儲器。
【背景技術】
[0002]靜態隨機存儲器(SRAM)作為揮發性存儲器中的一員，具有高速度、低功耗與標準工藝相兼容等優點，廣泛應用于PC、個人通信、消費電子產品(智能卡、數碼相機、多媒體播放器)等領域。
[0003]現有技術的SRAM單元通常為6T結構。一種常見6T結構的SRAM單元通常包括存儲單元和兩個讀寫單元。其中存儲單元包括兩個上拉晶體管和兩個下拉晶體管，兩個上拉晶體管與字線相連，兩個下拉晶體管與地線相連，存儲單元有兩個存儲節點和兩個打開節點，用于存儲1或0信號；兩個讀寫單元為兩個傳輸晶體管，每個傳輸晶體管一端與存儲單元的一個存儲節點和一個打開節點相連，另一端與位線相連，用于對存儲單元進行讀寫操作。
[0004]現有技術的SRAM讀寫穩定性較差，容易在讀寫操作中出現使存儲的數據翻轉或者無法寫入數據等情況，因此，如何提高SRAM讀寫穩定性，成為本領域技術人員亟待解決的問題。
【發明內容】
[0005]本發明解決的問題是提供一種SRAM單元和SRAM存儲器，以提高SRAM的讀寫穩定性。
[0006]為解決上述問題，本發明實施例提供了一種SRAM單元，包括:
[0007]存儲單元，用于存儲信息，所述存儲單元包括用于加載第一電平的第一存儲節點、用于加載第二電平的第二存儲節點，所述第一電平與第二電平不同；
[0008]寫入單元，與所述存儲單元的第一存儲節點、寫字線和寫位線電連接，用于向存儲單元寫入信息；
[0009]讀出單元，與所述存儲單元電連接，用于讀出所述存儲單元的存儲信息，所述讀出單元包括:與讀字線和讀位線電連接的讀傳輸柵晶體管，與所述讀傳輸柵晶體管相連的讀下拉晶體管，所述讀下拉晶體管的柵極與所述存儲單元的第二存儲節點電連接。
[0010]可選的，所述存儲單元包括:第一存儲晶體管和第二存儲晶體管；
[0011]所述第一存儲晶體管包括第一上拉晶體管和第一下拉晶體管，在所述第一上拉晶體管的漏極和第一下拉晶體管的源極電連接，第一上拉晶體管的漏極和第一下拉晶體管的源極的連接點為第一存儲節點；
[0012]所述第一上拉晶體管的柵極和第一下拉晶體管的柵極電連接，第一上拉晶體管的柵極和第一下拉晶體管的柵極的連接點為第一讀寫節點；
[0013]所述第二存儲晶體管包括第二上拉晶體管和第二下拉晶體管，所述第二上拉晶體管的漏極和第二下拉晶體管的源極電連接，第二上拉晶體管的漏極和第二下拉晶體管的源極的連接點為第二存儲節點；
[0014]所述第二上拉晶體管的柵極和第二下拉晶體管的柵極電連接，所述第二上拉晶體管的柵極和第二下拉晶體管的連接點為第二讀寫節點；
[0015]所述第一存儲節點與所述第二讀寫節點電連接，所述第二存儲節點與所述第一讀寫節點電連接。
[0016]可選的，所述第一上拉晶體管和第二上拉晶體管的源極均與工作電壓電源電連接，所述第一下拉晶體管和第二下拉晶體管的漏極均與公共電壓電源電連接，所述工作電壓電源提供的電壓高于所述公共電壓電源提供的電壓。
[0017]可選的，所述第一上拉晶體管和第二上拉晶體管均為PM0S，所述第一下拉晶體管和第二下拉晶體管均為NM0S。
[0018]可選的，所述寫入單元為寫傳輸柵晶體管，所述寫傳輸柵晶體管的源極與寫位線電連接，所述寫傳輸柵晶體管的柵極與寫字線電連接，所述寫傳輸柵晶體管的漏極與所述第一存儲節點電連接。
[0019]可選的，所述寫傳輸柵晶體管為NM0S。
[0020]可選的，所述讀傳輸柵晶體管的柵極和讀字線電連接，源極與讀位線電連接，漏極與讀下拉晶體管的源極電連接；
[0021]所述讀下拉晶體管的漏極與公共電壓電源電連接。
[0022]可選的，所述讀傳輸柵晶體管和讀下拉晶體管均為NM0S。
[0023]可選的，所述寫傳輸柵晶體管溝道區的寬長比與第一下拉晶體管溝道區的寬長比的比例小于或等于1。
[0024]可選的，所述寫傳輸柵晶體管溝道區的寬長比與第一下拉晶體管溝道區的寬長比的比例大于1。
[0025]本發明還提供一種SRAM存儲器，包括:多個本發明提供的SRAM單元。
[0026]可選的，所述SRAM存儲器還包括:多條寫字線、寫位線、讀字線及讀位線；
[0027]所述多個SRAM單元呈陣列狀排布，并與多條寫字線、寫位線、讀字線、讀位線電連接。
[0028]與現有技術相比，本發明技術方案具有以下優點:
[0029]本發明SRAM單元包括一個專門用于寫入信息的寫入單元和一個專門用于讀出信息的讀出單元，寫入單元與所述存儲單元的第一存儲節點、寫字線和寫位線電連接，用于向存儲單元寫入信息，所述讀出單元包括:讀傳輸柵晶體管和讀下拉晶體管，所述讀傳輸柵晶體管和讀字線和讀位線電連接，所述讀下拉晶體管的柵極與存儲單元的第二存儲節點電連接。在本發明的SRAM單元進行信息讀取時，讀傳輸柵晶體管向讀下拉晶體管的源極輸入信號電壓，第二存儲節點中存儲的信息作為讀下拉晶體管的柵極電壓，控制讀下拉晶體管的開關，通過讀下拉晶體管的開關狀態即能判斷存儲單元中存儲的信息。由于控制讀下拉晶體管打開所需要的柵極電壓很小，在讀出信息時從第二存儲節點中泄漏的電流很小，基本不會影響存儲單元存儲的信息，有效提高了靜態噪聲容限以及讀出穩定性。在具有獨立的讀出單元的條件下，讀出信息不會對寫入單元中存儲的信息造成影響，提高了靜態噪聲容限；增強寫入單元電荷輸送能力不會對讀出信息造成影響，因此可以通過增強寫入單元電荷輸送能力的方法提高寫入容限，從而獲得靜態噪聲容限和寫入容限俱佳的SRAM單元，使SRAM單元的讀寫更加穩定。
[0030]此外，本發明提供的SRAM存儲器包括多個本發明提供的SRAM單元，具有較好的讀寫穩定性。
【附圖說明】
[0031]圖1為現有技術一種6T結構的SRAM單元的電路結構示意圖；
[0032]圖2為本發明SRAM單元一實施例的電路結構示意圖。
【具體實施方式】
[0033]下面分析現有的SRAM的結構，以獲得現有SRAM讀寫穩定性差的原因。
[0034]參考圖1，示出了現有技術一種6T結構的SRAM單元的電路結構示意圖。
[0035]所述6T結構的SRAM單元包括:第一存儲晶體管和第二存儲晶體管，所述第一存儲晶體管包括第一上拉晶體管PU1和第一下拉晶體管roi，所述第一上拉晶體管PU1的漏極和第一下拉晶體管roi的源極電連接，所述第一上拉晶體管pui的漏極和第一下拉晶體管PD1的源極的連接點為第一存儲節點11，所述第一上拉晶體管PU1的柵極和第一下拉晶體管roi的柵極電連接，所述第一上拉晶體管roi的柵極和第一下拉晶體管roi的柵極的連接點為第一讀寫節點21。
[0036]所述第二存儲晶體管包括第二上拉晶體管PU2和第二下拉晶體管Η)2，所述第二上拉晶體管PU2的漏極和第二下拉晶體管TO2的源極電連接，所述第二上拉晶體管PU2的漏極和第二下拉晶體管ro2的源極的連接點為第二存儲節點12，所述第二上拉晶體管PU2的柵極和第二下拉晶體管ro2的柵極電連接，所述第二上拉晶體管PU2的柵極和第二下拉晶體管PD2柵極的連接點為第二讀寫節點22。
[0037]此外，所述第一上拉晶體管PU1的源極和第二上拉晶體管HJ2的源極與工作電壓電源vdd電連接；第一下拉晶體管roi的源極和第二下拉晶體管ro2的漏極與公共電壓電源Vss電連接，工作電壓電源Vdd提供的電壓高于公共電壓電源Vss電連接提供的電壓。
[0038]進一步的，所述第一存儲節點11與所述第二讀寫節點22電連接，所述第二存儲節點1