一種sram存儲單元、sram存儲器及其控制方法
【技術領域】
[0001 ] 本發明涉及集成電路技術領域，尤其涉及一種SRAM存儲單元、具有該SRAM存儲單元的SRAM存儲器及該SRAM存儲器的控制方法。
【背景技術】
[0002]隨著數字集成電路的不斷發展，片上集成的存儲器已經成為數字系統中重要的組成部分。靜態隨機存取存儲器(Static Random Access Memory,簡稱SRAM)以其低功耗、高速的優點成為片上存儲器中不可或缺的重要組成部分。SRAM只要為其供電即可保存數據，無需不斷對其進行刷新。
[0003]與只具有一個端口進行讀寫操作的單端口 SRAM (Single-port SRAM,簡稱SP-SRAM)相比，雙端口 SRAM (Dual-port SRAM,簡稱DP-SRAM)有兩個端口，每個端口都可以進行讀操作或寫操作，提升了內存帶寬。因此，DP-SRAM在高速通信和圖像處理等高速數據交換系統中得到廣泛應用。
[0004]隨著存儲器尺寸的不斷縮小，DP-SRAM的良率面臨更大的挑戰，因為隨著輸入電壓(VDD)的降低和晶體管失配率的增加，雙端口 SRAM的寫噪聲容限(WNM)和讀靜態噪聲容限(RSNM)變的越來越差。另外，由于器件尺寸的不斷縮小，讀出電流Iread也隨之變小，導致很難避免由于位線擺動的缺陷而造成的讀取訪問失敗問題的產生。合理的雙端口 SRAM布局可以提升失配率和讀出電流，同時提高過程和產量裕度。
[0005]因此，有必要提出一種新的技術方案，以解決現有技術的不足。
【發明內容】
[0006]針對現有技術的不足，本發明提供一種SRAM存儲單元，包括:
[0007]第一上拉晶體管和第一并聯下拉晶體管，所述第一上拉晶體管與所述第一并聯下拉晶體管連接在一起構成第一反相器，其中所述第一并聯下拉晶體管由第一下拉晶體管和第二下拉晶體管并聯構成；
[0008]第二上拉晶體管和第二并聯下拉晶體管，所述第二上拉晶體管與所述第二并聯下拉晶體管連接在一起構成第二反相器，其中所述第二并聯下拉晶體管由第三下拉晶體管和第四下拉晶體管并聯構成；
[0009]所述第一反相器與所述第二反相器交叉耦合。
[0010]進一步，所述第一下拉晶體管的漏極和所述第二下拉晶體管的漏極與所述第一上拉晶體管的漏極電連接在一起，定義為第一存儲節點。
[0011]進一步，所述第三下拉晶體管的漏極和所述第四下拉晶體管的漏極與所述第二上拉晶體管的漏極電連接在一起，定義為第二存儲節點。
[0012]進一步，所述第一下拉晶體管的源極和所述第二下拉晶體管的源極電連接并共同電連接至電源Vss。
[0013]進一步，所述第三下拉晶體管的源極和所述第四下拉晶體管的源極電連接并共同電連接至電源Vss。
[0014]進一步，所述第一上拉晶體管、第一下拉晶體管和第二下拉晶體管的柵極電連接在一起并耦合至所述第二存儲節點。
[0015]進一步，所述第二上拉晶體管、第三下拉晶體管和第四下拉晶體管的柵極電連接在一起并耦合至所述第一存儲節點。
[0016]進一步，所述第一上拉晶體管的源極和所述第二上拉晶體管的源極電連接至電源Vdd。
[0017]進一步，還包括:
[0018]第一傳輸晶體管和第三傳輸晶體管，構成第一端口，其中:
[0019]所述第一傳輸晶體管的漏極電連接至所述第一端口的第一位線，
[0020]所述第三傳輸晶體管的漏極電連接至所述第一端口的第一補充位線，
[0021]所述第一傳輸晶體管的源極電連接至所述第一存儲節點，
[0022]所述第三傳輸晶體管的源極電連接至所述第二存儲節點，以及
[0023]所述第一傳輸晶體管的柵極和所述第三傳輸晶體管的柵極電連接至所述第一端口的第一字線。
[0024]進一步,還包括:
[0025]第二傳輸晶體管和第四傳輸晶體管，構成第二端口，其中:
[0026]所述第二傳輸晶體管的漏極電連接至所述第二端口的第二位線，
[0027]所述第四傳輸晶體管的漏極電連接至所述第二端口的第二補充
[0028]位線，
[0029]所述第二傳輸晶體管的源極電連接至所述第一存儲節點，
[0030]所述第四傳輸晶體管的源極電連接至所述第二存儲節點，以及
[0031]所述第二傳輸晶體管的柵極和所述第四傳輸晶體管的柵極電連接至所述第二端口第二字線。
[0032]進一步，包括基底，以及位于所述基底內的多個有源區包括第一有源區、第二有源區、第三有源區、第四有源區、第五有源區和第六有源區。
[0033]進一步，所述第二傳輸晶體管的源極與所述第一下拉晶體管的漏極通過有源層相連接并共同形成于所述第一有源區內；
[0034]所述第一傳輸晶體管的源極與所述第二下拉晶體管的漏極通過有源層相連接并共同形成于所述第二有源區內；
[0035]所述第四傳輸晶體管的源極與所述第三下拉晶體管的漏極通過有源層相連接并共同形成于所述第五有源區內；
[0036]所述第三傳輸晶體管的源極與所述第四下拉晶體管的漏極通過有源層相連接并共同形成于所述第六有源區內。
[0037]進一步，所述第一上拉晶體管形成于所述第三有源區內，所述第二上拉晶體管形成于所述第四有源區內。
[0038]進一步，所述多個有源區彼此之間通過位于所述基底內的隔離結構實現互相絕緣。
[0039]進一步，下拉晶體管的有效寬度等于所述第一下拉晶體管與所述第二下拉晶體管的寬度的和或等于所述第三下拉晶體管與所述第四下拉晶體管的寬度的和。
[0040]進一步，通過第一金屬層互連布線將所述第一下拉晶體管和所述第二下拉晶體管的源極和源極、漏極和漏極電連接在一起，以及通過所述第一金屬互連布線將所述第三下拉晶體管和所述第四下拉晶體管的源極和源極、漏極和漏極電連接在一起。
[0041]進一步，每個下拉晶體管的寬度是與其處于相同有源區內的傳輸晶體管的寬度的
0.9 到 1.3 倍。
[0042]本發明還提供一種SRAM存儲器，所述SRAM存儲器包括若干個上述的SRAM存儲單
J Li ο
[0043]本發明另外還提供一種基于上述的SRAM存儲器的控制方法，所述控制方法包括:
[0044]對所述存儲單元中的選定者進行寫操作時，將與所述選定者對應的寫字線設置為高電位，外圍電路傳遞到位線對上的信息作為輸入；以及
[0045]對多個所述存儲單元中的選定者進行讀操作時，將與所述選定者對應的讀字線設置為低電位，將所述讀位線設置為高電位，并將未選定者對應的讀字線設置為高電位，以通過所述讀位線讀取所述選定者中的信息。
[0046]綜上所述，根據本發明實施例的存儲單元，可有效避免在布局中有源區參差不齊問題的出現，進而可提高生產過程的控制能力。另外，本發明實施例的下拉晶體管的有效寬度，與現有技術中的下拉晶體管寬度相比，其增大了 10%?40%，進而可有效提升雙端口SRAM單元的讀出電流和靜態噪聲容限，改善存儲單元的失配率，最終提高了 SRAM存儲單元的性能和良率。
【附圖說明】
[0047]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0048]附圖中:
[0049]圖1A為現有的一種單端口 SRAM存儲單元的電路圖；
[0050]圖1B為現有的一種雙端口 SRAM存儲單元的電路圖；
[0051]圖1C為根據圖1B所示的雙端口 SRAM存儲單元的布局俯視圖；
[0052]圖2A為根據本發明實施例一的雙端口 SRAM存儲單元的電路圖；
[0053]圖2B為根據本發明實施例一的雙端口 SRAM存儲單元的布局俯視圖；
[0054]圖3為現有的雙端口 SRAM存儲單元與本發明實施例一種雙端口 SRAM存儲單元的S匪曲線的對比圖。
【具體實施方式】
[0055]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0056]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。
[0057]在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0058]為了徹底理解本發明，將在下列的