存儲器芯片和用于制造存儲器芯片的布局設計的制作方法
【技術領域】
[0001]本發明涉及半導體集成電路器件，更具體地，涉及存儲器芯片和用于制造存儲器芯片的布局設計。
【背景技術】
[0002]半導體集成電路(1C)產業已經生產了多種多樣的數字器件以解決許多不同領域中的問題。這些數字器件中的一些電連接至用于儲存數字數據的靜態隨機存取存儲(SRAM)器件。隨著1C變得更小和更復雜，串擾效應和布線電阻進一步影響1C性能。
【發明內容】
[0003]為了解決現有技術中的問題，本發明提供了一種嵌入式同步隨機存取存儲器(SRAM)芯片，包括:第一單端口(SP) SRAM宏,其中,所述第一宏包括:第一外圍電路,和多個第一 SRAM單元，其中，所述多個第一 SRAM單元中的每個單元都包括:第一交叉耦合反相器，包括數據儲存節點，和第二交叉耦合反相器，包括數據條儲存節點；其中每個反相器都包括:P-型單FinFET晶體管(PU) ;N_型單FinFET晶體管(PD);第一通道柵(PG)晶體管；第二 PG晶體管，其中，每個PG晶體管都是N-型單FinFET晶體管；CVdd線；CVss線；位線；位線條；字線；形狀，所述形狀是矩形單元形狀，其中，所述第一形狀包括:第一 X-節距(XI)，和第一 Y-節距(Y1);第二 SP SRAM宏，其中，所述第二 SP SPAM宏包括:第二外圍電路，和多個第二 SRAM單元，其中，所述多個第二 SRAM單元中的每個單元都包括:第三交叉耦合反相器，包括數據儲存節點；和第四交叉耦合反相器，包括數據條儲存節點；其中，每個反相器都包括:P-型單FinFET晶體管(PU)，和N-型(PD)晶體管，其中，所述晶體管包括至少兩個以并聯結構電連接的FinFET晶體管；第三PG晶體管，和第四PG晶體管，其中，所述第三PG晶體管和所述第四PG晶體管中的每個均包括至少兩個以并聯結構電連接的FinFET晶體管；CVdd線；CVss線；位線；位線條；字線；形狀，所述形狀是矩形單元形狀，其中，所述第二形狀包括:第二 X-節距(X2)，和第二 Y-節距(Y2);其中，所述多個第一 SRAM單元中的每個單元都電連接至寫入輔助電路，其中，所述寫入輔助電路被配置為輔助所述多個第一SRAM單元中的每個單元的寫入周期能力；其中，所述多個第二 SRAM單元中的每個單元都不包括寫入輔助電路；以及其中，XI與Y1的長度比基本上大于2，Y1與Y2的尺寸比基本上相同，而Χ2與XI的長度比基本上大于1.15。
[0004]在上述嵌入式SRAM芯片中，其中，Χ2與Υ1的單元節距比基本上等于2.8 ;以及X2與XI的長度比基本上等于1.235。
[0005]在上述嵌入式SRAM芯片中，其中，所述寫入輔助電路包括負電壓發生器，所述負電壓發生器電連接至所述多個第一 SARM單元的每個單元的所述位線和所述位線條；其中，在所述嵌入式SRAM芯片的寫入周期期間，所述位線被放電至邏輯低壓態，而所述位線條被預充電至邏輯高壓態；以及所述負電壓發生器被配置為當啟用所述負電壓發生器時將位線電壓降低至低于所述低壓態。
[0006]在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片還包括:第一金屬層；和第二金屬層，其中，所述第二金屬層位于所述第一金屬層之上；其中，所述多個第一 SRAM單元的每個單元都還包括:第一 CVdd線；第一 CVss線；第二 CVss線；第一位線；第一位線條，其中，所述第一 CVdd線、所述第一位線和所述第一位線條都位于所述第一金屬層處，以及第一字線，其中，所述第一 CVss線、所述第二 CVss線和所述第一字線都位于所述第二金屬層處；其中，所述多個第二 SRAM單元的每個單元都還包括:第二 CVdd線；第三CVss線；第四CVss線；第二位線；第二位線條，其中，所述第二 CVdd線、所述第二位線和所述第二位線條均位于所述第一金屬層處；以及第二字線，其中，所述第三CVss線、所述第四CVss線和所述第二字線均位于所述第二金屬層處。
[0007]在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片還包括:第三金屬層，其中，所述第三金屬層位于所述第二金屬層之上，并且其中，所述多個第二 SRAM單元的每個單元都還包括第三字線，其中，所述第二字線電連接至所述第三字線。
[0008]在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片，還包括:第一金屬層；以及第二金屬層，其中，所述第二金屬層位于所述第一金屬層之上；其中，所述多個第一 SRAM單元中的每個單元都還包括:第一 CVdd線；第一 CVss線；第二 CVss線；第一位線；第一位線條，其中，所述第一 CVdd線、所述第一位線和所述第一位線條都位于所述第一金屬層處，以及第一字線，其中，所述第一 CVss線、所述第二 CVss線和所述第一字線都位于所述第二金屬層處；其中，所述多個第二 SRAM單元的每個單元都還包括:第二 CVdd線；第三CVss線；第四CVss線；第五CVSS線，所述第五CVSS線相對于單元邊界設置并且與相鄰的單元共享，其中，所述單元邊界位于兩個相鄰的單元之間；第二位線；第二位線條，其中，所述第二CVdd線、所述第三CVss線、所述第四CVss線、所述第二位線和所述第二位線條均位于所述第一金屬層處；以及第二字線，其中，所述第五CVss線和所述第二字線均位于所述第二金屬層處。
[0009]在上述嵌入式SRAM芯片中，其中，所述寫入輔助電路包括與所述單元CVdd線連接的基于列的電壓控制電路；其中，在選擇的存儲單元的寫入操作期間，所述電壓控制電路被配置為將所述選擇的單元的CVdd線的電壓降低預定的電壓，其中，所述預定的電壓在50毫伏(mV)至600mV的范圍內。
[0010]在上述嵌入式SRAM芯片中，其中，所述電壓控制電路包括:一個電壓輸入節點，其中，所述電壓輸入節點電連接至SRAM外圍Vdd電源線；一個電壓輸出節點，其中，所述電壓節點電連接至一條CVdd線；以及一個使能輸入節點，其中，所述使能輸入節點包括:寫入周期，其中，所述電壓輸出節點被配置為提供比輸入電壓低的電壓；以及讀取周期，其中，所述電壓輸出節點被配置為提供與所述輸入電壓基本上相等的電壓或被配置為提供比所述輸入電壓高的電壓。
[0011]在上述嵌入式SRAM芯片中，其中，所述多個第一 SRAM單元的每個單元的晶體管都包括第一溝道寬度，以及所述多個第二 SRAM單元的每個單元的ro晶體管都包括第二溝道寬度，其中，所述第一溝道寬度比所述第二溝道寬度寬至少10 %。
[0012]在上述嵌入式SRAM芯片中，其中，所述第一外圍電路包括:第一寫入驅動器；第一感測放大器；和寫入輔助電路，以及，其中，所述第二外圍電路包括:第二寫入驅動器；以及第二感測放大器。
[0013]根據本發明的另一個方面，提供了一種嵌入式同步隨機存取存儲器(SRAM)芯片，包括:第一單端口(SP) SRAM宏,其中,所述第一宏包括:第一外圍電路，和多個第一 SRAM單元，其中，所述多個第一 SRAM單元的每個單元都包括:第一交叉耦合反相器，包括數據儲存節點，和第二交叉耦合反相器，包括數據條儲存節點；其中每個反相器都包括:P-型單FinFET晶體管(PU) ;N_型單FinFET晶體管(PD);第一通道柵(PG)晶體管；第二 PG晶體管，其中，每個PG晶體管都是N-型單FinFET晶體管；CVdd線；CVss線；位線；位線條；字線；第一形狀，包括:第一 X-節距(XI)，和第一 Y-節距(Y1);第二 SP SRAM宏，其中，所述第二 SP SPAM宏包括:第二外圍電路，和多個第二 SRAM單元，其中，所述多個第二 SRAM單元中的每個單元都包括:第三交叉耦合反相器，包括數據儲存節點；和第四交叉耦合反相器，包括數據條儲存節點；其中，每個反相器都包括:P-型單FinFET晶體管(PU)，和N-型(PD)晶體管，其中，所述晶體管包括至少兩個以并聯結構電連接的FinFET晶體管；第三PG晶體管，和第四PG晶體管，其中，所述第三PG晶體管和所述第四PG晶體管中的每個均包括至少兩個以并聯結構電連接的FinFET晶體管；CVdd線；CVss線；位線；位線條；字線；第二形狀，包括:第二 X-節距(X2)，和第二 Y-節距(Y2);其中，所述多個第一 SRAM單元的每個單元都電連接至寫入輔助電路，所述寫入輔助電路被配置為輔助所述多個第一 SRAM單元的每個單元的寫入周期能力；其中，所述寫入輔助電路包括負電壓發生器，所述負電壓發生器電連接至所述多個第一 SARM單元的每個單元的所述位線和所述位線條；其中，在所述嵌入式SRAM芯片的寫入周期期間，所述位線被放電至低壓(Vss)態，而所述位線條被預充電至高壓(Vdd)態；以及其中，所述負電壓發生器被配置為當啟用所述負電壓發生器時將位線電壓降低至低于所述低壓態；其中，所述多個第二 SRAM單元的每個單元都不包括寫入輔助電路；以及其中，XI與Y1的長度比基本上大于2，而X2與XI的長度比基本上大于1.15。
[0014]在上述嵌入式SRAM芯片中，其中，X2與Y1的單元節距比基本上等于2.8 ;以及X2與XI的長度比基本上等于1.235。
[0015]在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片還包括:第一金屬層；和第二金屬層，其中，所述第二金屬層位于所述第一金屬層之上；其中，所述多個第一 SRAM單元的每個單元都還包括:第一 CVdd線；第一 CVss線；第二 CVss線；第一位線；第一位線條，其中，所述第一 CVdd線、所述第一位線和所述第一位線條都位于所述第一金屬層處，以及第一字線，其中，所述第一 CVss線、所述第二 CVss線和所述第一字線都位于所述第二金屬層處；其中，所述多個第二 SRAM單元的每個單元都還包括:第二 CVdd線；第三CVss線；第四CVss線；第二位線；第二位線條，其中，所述第二 CVdd線、所述第二位線和所述第二位線條均位于所述第一金屬層處；以及第二字線，其中，所述第三CVss線、所述第四CVss線和所述第二字線均位于所述第二金屬層處。
[0016]在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片還包括:第三金屬層，其中，所述第三金屬層位于所述第二金屬層之上，并且其中，所述多個第二 SRAM單元中的每個單元都還包括第三字線，其中，所述第二字線電連接至所述第三字線。
[0017]根據本發明的又一個方面，提供了一種嵌入式同步隨機存取存儲器(SRAM)芯片，包括:第一單端口(SP) SRAM陣列，其中，所述第一 SRAM陣列包括多個第一 SRAM單元，其中，所述多個第一 SRAM單元的每個單元都包括:第一交叉耦合反相器，包括數據儲存節點，和第二交叉耦合反相器，包括數據條儲存節點；其中，每個反相器都包括:P-型單FinFET晶體管(PU) ;N-型單FinFET晶體管(PD);第一通道柵(PG)晶體管；第二 PG晶體管，其中，每個PG晶體管都是N-型單FinFET晶體管；第一 CVdd線，其中，所述第一 CVdd線電連接至第一電源；CVss線；位線；位線條；字線；第一形狀，包括:第一 X-節距(XI)，和第一 Y-節距(Y1);第二 SP SRAM陣列，其中，所述第二 SRAM陣列包括多個第二 SRAM單元，其中，所述多個第二 SRAM單元的每個單元都包括:第三交叉耦合反相器，包括數據儲存節點；和第四交叉耦合反相器，包括數據條儲存節點；其中，每個反相器都包括:P-型單FinFET晶體管(PU)，和N-型(PD)晶體管，其中，所述晶體管包括至少兩個以并聯結構電連接的FinFET晶體管；第三PG晶體管，和第四PG晶體管，其中，所述第三PG晶體管和所述第四PG晶體管中的每個均包括至少兩個以并聯結構電連接的FinFET晶體管；第