鎖存電路及包括鎖存電路的半導體器件的制作方法
【專利說明】鎖存電路及包括鎖存電路的半導體器件
[0001]相關申請交叉引用
[0002]本申請要求2014年7月21日提交的申請號為10-2014-0091868的韓國專利申請的優先權，其全部內容通過引用結合于此。
技術領域
[0003]本發明的各種示例性實施例涉及一種鎖存電路和一種包括鎖存電路的半導體器件。
【背景技術】
[0004]隨著半導體器件集成度的增加和晶體管尺寸的減小，晶體管內可以儲存的電荷數量逐漸減少。因此，儲存在半導體器件的鎖存器等等中的數據會受到阿爾法粒子碰撞或宇宙射線影響。例如，當阿爾法粒子與半導體器件碰撞時，在阿爾法粒子穿過半導體材料的路徑的四周產生大量空穴電子對。所產生的空穴和電子被輸送至半導體器件內存在的電場。通過空穴和電子的輸送，可以改變儲存電荷的鎖存器的節點的極性，并且可以使儲存在鎖存器中的數據反相。鎖存器中儲存的數據被阿爾法粒子碰撞或宇宙射線改變的現象稱為軟錯誤，并且軟錯誤的頻率已經增加到影響整個半導體器件可靠性的水平。
[0005]傳統存儲器件儲存對應于熔絲電路內單元陣列缺陷部分的地址，并且將熔絲電路內儲存的地址與輸入存儲器件的地址(其指定在存儲器件內要存取的位置)地址進行比較，以便控制存儲器件的修復操作。修復操作用單元陣列的功能正常部分，替換單元陣列中已經發生故障的部分。傳統上來說，已經使用激光熔絲來儲存缺陷的地址，激光熔絲根據熔絲是否切斷，來儲存高或低數據。激光熔絲可以在晶圓層級上進行編程，但是在晶圓封裝之后就無法進行編程。此外，由于節距的原因，限制了激光熔絲能夠設計成多么小。
[0006]為了解決此問題，在存儲器件中可以包括非易失性存儲電路，諸如E-fuse陣列電路(ARE)、NAND快閃存儲器、N0R快閃存儲器、EPR0M(可擦除可編程只讀存儲器)、EEPR0M (電可擦除可編程只讀存儲器)、FRAM (鐵電RAM)以及MRAM (磁阻RAM)，并且修復信息可以儲存在非易失性存儲電路內。
[0007]圖1是圖示根據現有技術使用非易失性存儲電路來儲存修復信息的存儲器件的框圖。
[0008]參考圖1，存儲器件包括多個存儲體ΒΚ0至BK3、提供給相應存儲體ΒΚ0至BK3來儲存修復信息的多個鎖存組110_0至110_3、用于儲存設定信息的鎖存組110_4、設定電路120以及非易失性存儲電路101。
[0009]非易失性存儲電路101取代傳統熔絲電路并且儲存對應于所有存儲體ΒΚ0至BK3的修復信息，即修復地址。此外，非易失性存儲電路101儲存存儲器件操作所需的設定信息。非易失性存儲電路可以是E-fuse陣列電路、NAND快閃存儲器、NOR快閃存儲器、可擦除可編程只讀存儲器(EPR0M)、電可擦除可編程只讀存儲器(EEPR0M)、鐵電隨機存取存儲器(FRAM)以及磁阻隨機存取存儲器(MRAM)。
[0010]針對相應存儲體ΒΚ0至BK3提供的鎖存組110_0至110_3儲存與其對應的存儲體的修復信息。鎖存組110_0儲存存儲體ΒΚ0的修復信息，而鎖存組110_2儲存存儲體BK2的修復信息。此外，鎖存組110_3儲存要用于設定電路120的設定信息。設定電路120可以使用鎖存組110_3內儲存的設定信息，設定存儲器件操作所需的各種設定值，例如內部電壓電平和各種延遲。僅在施加功率時，鎖存組110_0至110_4才可以儲存修復信息。要儲存在鎖存組110_0至110_4中的修復信息可以接收自非易失性存儲電路101。當啟動信號BOOTUP使能時，非易失性存儲電路101將儲存的修復信息傳送至鎖存組110_0至110_3。
[0011]因為非易失性存儲電路101采用陣列來配置，所以需要一定的時間量來加載非易失性存儲電路101內儲存的數據，因而數據不能立即加載，并且不能直接使用儲存在非易失性存儲電路101內的數據來執行修復操作。因而，把非易失性存儲電路101內儲存的修復信息和設定信息傳送并儲存到鎖存組110_0至110_4中，以及鎖存組110_0至110_4內儲存的數據用于存儲體ΒΚ0至BK3的修復操作以及設定電路120的設定操作。從非易失性存儲電路101將修復信息和設定信息傳送至鎖存組110_0至110_4的操作稱為啟動操作。只有當啟動操作完成時，存儲器件才可以修復故障的單元，并且執行各種設定操作。然后，存儲器件可以開始正常操作。
[0012]存儲器件可以具有大數目的鎖存器，用于執行修復操作。由于存在許多鎖存器，所以在存儲器件之內軟錯誤會對修復操作的可靠性有很大影響。另外，由于鎖存器用作諸如SRAM之類的半導體器件中的存儲器單元，所以這些器件的可靠性也會受到軟錯誤的影響。
【發明內容】
[0013]各種實施例針對一種對軟錯誤有抵抗力的鎖存電路，以及包括該鎖存電路的半導體器件。
[0014]在一個實施例中，鎖存電路可以包括:第一存儲節點至第N儲存節點，其中N為等于或大于四的偶數；以及第一對晶體管至第N對晶體管，其中的每個包括PM0S晶體管和NM0S晶體管，PM0S晶體管和NM0S晶體管通過第一儲存節點至第N儲存節點之中對應的一個串聯耦接。PM0S晶體管在該PM0S晶體管的柵極可以耦接至儲存節點中的包括在所述對晶體管的前一個內的存儲節點。所述NM0S晶體管在所述NM0S晶體管的柵極可以耦接至儲存節點中的包括在所述對晶體管的下一個內的儲存節點。第一對晶體管至第N對晶體管的PM0S晶體管形成于第一有源區內。第一對晶體管至第N對晶體管的NM0S晶體管形成于與第一有源區分隔開的第二有源區內。
[0015]在一個實施例中，一種鎖存電路可以包括:第一 PM0S晶體管至第N PM0S晶體管，其形成在第一有源區內并且沿著順時針方向和逆時針方向中的一個順序布置，其中N為等于或大于四的偶數；以及第一NM0S晶體管至第N NM0S晶體管，其形成在與所述第一有源區分隔開的第二有源區內，并且沿著順時針方向和逆時針方向中的一個順序布置。第K PM0S晶體管與第K NM0S晶體管可以彼此串聯耦接，并且耦接至第K PM0S和NM0S晶體管的節點可以耦接至第K-1 NM0S晶體管的柵極以及第K+1PM0S晶體管的柵極，其中1彡K彡N。
[0016]在一個實施例內，一種鎖存電路可以包括:第一 PM0S晶體管至第四PM0S晶體管，其形成在第一有源區內并且布置在矩形的每個角落處；以及第一 NM0S晶體管至第四NM0S晶體管，其形成在與所述第一有源區分隔開的第二有源區內，并且布置在矩形的每個角落處。所述第一 PMOS晶體管和第三PMOS晶體管以及所述第一 NMOS晶體管和第三NMOS晶體管可以分別布置在對角方向上，第K PMOS晶體管與第K NMOS晶體管可以彼此串聯耦接。以及，耦接至第K PMOS晶體管和第K NMOS晶體管的節點可以耦接至第K-1 NMOS晶體管的柵極以及第K+1 PMOS晶體管的柵極，其中1彡K彡N。
[0017]在一個實施例中，一種半導體器件可以包括:非易失性存儲單元；數據總線，其適于傳送從所述非易失性存儲單元輸出的數據；選擇信號發生單元，其適于產生多個選擇信號；以及多個鎖存組，其響應于所述多個選擇信號之中對應的選擇信號來激活，適于儲存傳送至所述數據總線的數據，并且每個鎖存組包括多個鎖存電路。每個鎖存電路包括:第一儲存節點至第N儲存節點，其中N為等于或大于四的偶數；以及第一對晶體管至第N對晶體管，其中的每個包括通過所述第一儲存節點至所述第N儲存節點中對應的節點彼此串聯耦接的PM0S晶體管和NM0S晶體管。所述PM0S晶體管在所述PM0S晶體管的柵極可以耦接至儲存節點中的包括在所述對晶體管的前一個內的存儲節點。所述NM0S晶體管在所述NM0S晶體管的柵極可以耦接至儲存節點中的包括在所述對晶體管的下一個內的儲存節點。所述第一對晶體管至第N對晶體管的PM0S晶體管可以形成在第一有源區內。所述第一對晶體管至第N對晶體管的NM0S晶體管可以形成在與所述第一有源區分隔開的第二有源區內。
【附圖說明】
[0018]圖1為圖示根據現有技術使用非易失性存儲電路來儲存修復信息的存儲器件的框圖。
[0019]圖2為示例性地圖示依照本發明示例性實施例的鎖存電路的電路圖。
[0020]圖3為示例性地圖示圖2的鎖存電路內晶體管P1至P4以及N1至N4的布局。
[0021]圖4為示例性地圖示圖2的鎖存電路內晶體管P1至P4以及N1至N4的布局。
[0022]圖5A至圖?為示例性地圖示圖4的晶體管P1至P4以及N1至N4的柵極的各種示例的布局。
[0023]圖6為圖示圖4的鎖存電路自消效應的布局。
[0024]圖7為示例性地圖示依照本發明示例性實施例的鎖存電路的電路圖。
[0025]圖8為示例性地圖示圖7的鎖存電路內晶體管P1至P6以及N1至N6的布局。
[0026]圖9為示例性地圖示依據本發明實施例的半導體器件的框圖。
[0027]圖10為示例性地圖示圖9的鎖存組的框圖。
【具體實施方式】
[0028]下面將參照附圖更詳細地描述各種實施例。然而，本發明可以以不同形式體現，并且不應當被闡釋為受限于本文所闡述的實施例。確切地，提供了這些實施例，使得本公開將透徹且完整，并且將向本領域技術人員充分傳達本發明的范圍。在本公開中，在本發明的各個附圖和實施例中，附圖標記代表相同的部分。
[0029]圖2為示例性地圖示依照本發明示例性實施例的鎖存電路的的電路圖。
[0030]參考圖2，鎖存電路可以包括第一儲存節點SN1至第四儲存節點SN4、第一對晶體管211至第四對晶體管214、初始化單元220以及數據輸入控制單元230。
[0031]這些對晶體管211至214可以包括PM0S晶體管P1至P4以及NM0S晶體管N1至N4，它們分別在對應的儲存節點SN1至SN4處串聯耦接。第一對晶體管211至第四對晶體管214中前一個的NMOS晶體管的柵極與第一對晶體管211至第四對晶體管214中下一個的PMOS晶體管的柵極，可以在儲存節點SN1至SN4中的包括在第一對晶體管211至第四對晶體管214的當前一個中的一個存儲節點處耦接。例如:第一對晶體管211的NMOS晶體管N1的柵極與第三對晶體管213的PMOS晶體管P3的柵極可以在第二儲存節點SN2處耦接。最后一對晶體管214的下一個可以是第一對晶體管211，類似地，第一對晶體管211的前一個可以是最后一對晶體管214。
[0032]初始化單元220可以響應于當初始化鎖存電路的數據時被使能的初始化信號RSTB來初始化儲存節點SN1至SN4之中的兩個或更多個節點的電壓。初始化信號RSTB可以是初始化信號RST的反相信號。由于鎖存電路的特性，只有當儲存節點SN1至SN4之中的兩個或更多個節點的電壓同時改變時，才可以改變鎖存電路內儲存的數據。因而，初始化單元220可以通過同時將電壓施加給儲存節點SN1至SN4之中的兩個或更多個節點，優選是兩個或更多個偶數節點或兩個或更多個奇數節