。類似于圖6的計算機系統600，計算機系統800具有經由存儲器控制器815與非易失性MLC存儲器810通信的(一個或多個)處理資源805。(一個或多個)處理資源805可以包括一個或多個處理器以及一個或多個其他存儲器資源(例如，高速緩存存儲器)。非易失性MLC存儲器810具有非易失性存儲單元(例如，存儲單元820)的陣列，其中每個多級存儲單元存儲標記為GB1、GB2、GB3以此類推一直到GBN的多組比特，其中N可以是等于或高于3并且由存儲器810的物理約束限制的任何整數。存儲單元的陣列可以被組織成諸如字線825和位線830這樣的字線(行)乘位線(列)的陣列。
[0037]存儲器控制器815在存儲器810中的非易失性存儲單元的陣列與(一個或多個)處理資源805之間提供接口。存儲器控制器815通過對數據的正確的行、列和存儲位置加以選擇的復用器和解復用器的組合來讀取、寫入和刷新存儲器810。在各種示例中，存儲器控制器815通過行緩沖器835向存儲器810讀取和寫入數據。行緩沖器835具有多個緩沖器部840-850，標記為“第一緩沖器部”(840)、“第二緩沖器部”(845)以此類推一直到“第N緩沖器部”(850)。每個緩沖器部840-850能夠存儲來自存儲單元820的比特組。例如，緩沖器部840能夠存儲GBl，緩沖器部845能夠存儲GB2，并且緩沖器部850能夠存儲GBN。每個緩沖器部840-850具有不同的讀取延遲和能量以及不同的寫入延遲和能量。
[0038]現在將注意力引向圖9，圖9示出了用于針對更高的性能和能量效率在非易失性MLC存儲器中將比特去耦的流程圖。首先，將非易失性MLC存儲器的物理地址空間去耦成多組比特，其中每組具有不同的讀取和寫入延遲(900)。例如，一組比特可以是具有減小的讀取延遲的MSB，并且另一組可以是具有減小的寫入延遲的LSB。所述多組比特的不同讀取和寫入延遲被顯露給存儲器控制器(905)。存儲器控制器根據所述多個組的讀取和寫入延遲為存儲器請求(例如，讀取或寫入請求)服務(910)。
[0039]圖10是用于針對更高的性能和效率來合并向非易失性MLC存儲器的寫入的流程圖。首先，在將頁映射到物理存儲器時，多個行緩沖器部上的比特塊被交織，例如，來自MSB緩沖器部的比特塊與來自LSB緩沖器部的比特塊交織，如上面參考圖7描述的(1000)。接下來，存儲器控制器發出向第一地址的寫入請求(1005)。如果存在向映射到存儲器中相同的行和相同的單元集的第二地址的未決寫入請求(1010)，則將第一寫入請求和第二寫入請求組合成單一合并的寫入以對存儲器行進行單一寫入更新(1015)。否則，分離地向第一地址和第二地址寫入(1025)。在調度寫入請求時，如果存在合并的機會，存儲器控制器能夠主動地將來自上一級高速緩存的臟的塊發送至存儲器(1020)。
[0040]有利地，非易失性MLC存儲器中比特的去耦使能開拓相對于讀取和寫入延遲和能量的讀取和寫入不對稱性。以減小的延遲和能量讀取MSB，而以減小的延遲和能量寫入LSB0在將MSB和LSB寫入存儲器之前在行緩沖器中將MSB和LSB交織合并了寫入并且減弱了比特去耦的持久性效應。
[0041]認識到所公開的示例的前述描述被提供來使任何本領域技術人員能做出或使用本公開內容。對這些示例的各種修改對于本領域技術人員來說將容易顯而易見，并且在不脫離本公開內容的精神或范圍的情況下，本文限定的一般性原理可以被應用于其他示例。因此，本公開內容不打算局限于本文示出的示例，而是要被給予符合本文公開的原理和新穎特征的最寬范圍。
【主權項】
1.一種非易失性多級單元(“MLC”)存儲器設備，包括: 非易失性存儲單元的陣列，每個非易失性存儲單元用于存儲多組比特；以及 行緩沖器，具有多個緩沖器部，每個緩沖器部用于存儲來自存儲單元的一個或多個比特并且具有不同的讀取延遲和能量以及寫入延遲和能量。2.根據權利要求1所述的非易失性MLC存儲器設備，包括:存儲器控制器，用于發出向存儲單元集中不同比特的寫入請求并指示存儲器合并寫入請求以向存儲單元集進行單一寫入。3.根據權利要求1所述的非易失性MLC存儲器設備，其中，第一組比特存儲于第一緩沖器部中，并且第二組比特存儲于第二緩沖器部中，并且其中，來自第一緩沖器部的比特塊與來自第二緩沖器部的比特塊交織以在行緩沖器處合并寫入。4.根據權利要求2所述的非易失性MLC存儲器設備，其中，所述行緩沖器包括多個感測放大器和模數轉換器，每個感測放大器與位線相連。5.根據權利要求4所述的非易失性MLC存儲器設備，其中，每個模數轉換器與用于保持所述多組比特的多個鎖存器相連。6.根據權利要求4所述的非易失性MLC存儲器設備，其中，所述讀取延遲取決于所述多個感測放大器感測每個非易失性存儲單元的電阻所用的時間。7.根據權利要求1所述的非易失性MLC存儲器設備，其中，所述寫入延遲取決于非易失性存儲單元的初始狀態和非易失性存儲單元的目標狀態。8.一種用于針對更高的性能和能量效率在非易失性多級單元(“MLC”)存儲器中將比特去耦的方法，包括: 將物理地址空間去耦成多組比特，每組具有不同的讀取和寫入延遲； 將所述多組比特的讀取和寫入延遲顯露給存儲器控制器；以及 根據所述多組的讀取和寫入延遲為存儲器請求服務。9.根據權利要求8所述的方法，其中，將物理地址空間去耦成多組比特包括將所述多組比特存儲成行緩沖器的多個緩沖器部。10.根據權利要求9所述的方法，包括:將第一緩沖器部中的數據塊與第二緩沖器部中的數據塊交織以增加寫入合并的機會。11.根據權利要求8所述的方法，還包括:在每一次逐出臟的上一級高速緩存數據塊時，在上一級高速緩存中搜索映射到存儲器行的臟的高速緩存塊并且作為向非易失性MLC存儲器的寫回投機性地發出這些臟的高速緩存塊。12.一種計算機系統，包括: 非易失性多級單元(“MLC”)存儲器，具有非易失性存儲單元的陣列，每個存儲單元用于存儲最高有效位(“MSB”)和最低有效位(“LSB”)； 行緩沖器，具有用于存儲來自存儲單元的MSB的MSB緩沖器和用于存儲來自存儲單元的LSB的LSB緩沖器，其中來自MSB緩沖器的比特塊與來自LSB緩沖器的比特塊交織；以及 存儲器控制器，用于將數據塊寫入非易失性MLC存儲器的行中的單元集，識別向行中的相同單元集的其他寫入請求，并指示存儲器合并向存儲器的寫入。13.根據權利要求12所述的計算機系統，其中行緩沖器包括多個感測放大器，并且存儲器控制器控制所述多個感測放大器來選擇MSB緩沖器或LSB緩沖器來存儲所述數據塊。14.根據權利要求12所述的計算機系統，其中所述非易失性MLC存儲器包括相變存儲 器。
【專利摘要】公開了一種非易失性多級單元（“MLC”）存儲器設備。該存儲器設備具有非易失性存儲單元的陣列，非易失性存儲單元的陣列，其中每個非易失性存儲單元存儲多組比特。存儲器設備中的行緩沖器具有多個緩沖器部，每個緩沖器部存儲來自存儲單元的一個或多個比特并且具有不同的讀取延遲和能量以及寫入延遲和能量。
【IPC分類】G11C16/26, G11C16/06
【公開號】CN105103235
【申請號】CN201380072020
【發明人】N.穆拉利馬諾哈, H.B.庸, N.P.朱皮
【申請人】惠普發展公司，有限責任合伙企業
【公開日】2015年11月25日
【申請日】2013年1月31日
【公告號】EP2951834A1, US20150364191, WO2014120193A1