一種sram輸出鎖存電路的制作方法
【技術領域】
[0001]本發明涉及半導體存儲技術領域，特別是涉及一種SRAM輸出鎖存電路。
【背景技術】
[0002]SRAM (Static Random Access Memory)即靜態隨機存儲器，它是一種具有靜止存取功能的內存，不需要刷新電路即能保存它內部存儲的數據，具有速度快，工作效率高等優點。SRAM —般包括存儲單元陣列和外圍電路，其中，存儲單元陣列是SRAM的核心，用于存儲數據，由存儲單元按行和列排列而成；外圍電路包括地址譯碼器，靈敏放大器，控制電路，緩沖/驅動電路；其中控制電路控制地址譯碼器選擇存儲單元陣列中的存儲單元，并將該單元中存儲的數據通過靈敏放大器放大讀出。
[0003]如圖1所示為現有技術中的SRAM輸出鎖存電路1，所述SRAM輸出鎖存電路I包括靈敏放大器11及RS鎖存電路12，所述靈敏放大器11為雙端輸入雙端輸出結構，其輸入端連接一組位線(Bit line):第一位線BL和第二位線BLB,所述第一位線BL和第二位線BLB傳輸的信號為一組取反的數據信號，所述數據信號從SRAM的存儲單元陣列中被讀取出來并輸入所述靈敏放大器11。由于存儲單元容量有限，所以其輸出電壓表現為小信號，所述靈敏放大器11將從位線上接收到的小信號迅速放大到全電壓范圍的信號并輸出，不必等位線上的小信號一直下降到能夠觸發下一級的邏輯門，再進行下一步的信號處理，以此可提高訪問速度。所述RS鎖存電路12連接于所述靈敏放大器11的輸出端，用于對所述靈敏放大器11輸出的信號進行鎖存。該SRAM輸出鎖存電路I能完成對存儲單元陣列中讀取信號的放大和輸出。
[0004]但是，這種結構的SRAM輸出鎖存電路存在一個問題，當第一位線BL輸入的信號為“0”，第二位線BLB輸入的信號為“ I ”時，輸入信號比較并放大后得到信號“0”，信號“O”被傳輸到RS鎖存電路的復位端，由于與非門的特性，有“O”出“1”，所以無論另一個信號為何值，與非門輸出均為“1”，再通過反相器輸出端Q輸出的值為“O” ;但是當第一位線BL輸入的信號為“1”，第二位線BLB輸入的信號為“O”時，輸入信號比較并放大后得到信號“1”，信號“ I ”被放大后傳輸到RS鎖存電路的復位端，復位端的信號“ I ”要被輸出必須等置位端的信號“O”通過與非門輸出“ I ”，該信號“ I ”再通過交叉耦合與復位端的信號“ I ” 一起輸入到與非門，則復位端的信號“I”需要置位端的信號“O”配合實現輸出。由于RS鎖存電路特性，傳輸信號“ I ”的時間比傳輸信號“O”的時間長I?2級門延遲時間。
[0005]如圖2所示為上述結構的SRAM輸出鎖存電路的波形示意圖，當靈敏放大器11的使能信號SA_Enable有效(從低電平跳變到高電平)時，靈敏放大器11將第一位線BL上的數據和第二位線BLB上的數據進行比較，并將比較結果放大后輸出至第一輸出端D0UT，比較結果的反信號輸出至第二輸出端D0UTB，最終數據通過RS鎖存電路的輸出端Q輸出，輸出信號“I”時延遲時間較長。
[0006]隨著CMOS工藝尺寸降低到40nm甚至更低，SRAM對系統設計性能的影響越來越重要，SRAM已經成為制約系統設計時序的關鍵路徑。因此，對于在SRAM訪問時間的任何微小的提升都顯得格外重要，如何減少SRAM數據傳輸的時間，尤其是傳輸信號“ I ”的時間，提升整個SRAM的訪問時間以優化SRAM的性能，已成為本領域的技術人員亟待解決的問題之一。
【發明內容】
[0007]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種SRAM輸出鎖存電路，用于解決現有技術中SRAM的訪問時間長的問題。
[0008]為實現上述目的及其他相關目的，本發明提供一種SRAM輸出鎖存電路，所述SRAM輸出鎖存電路至少包括:
[0009]靈敏放大器，預置位信號產生電路，RS鎖存電路；
[0010]所述靈敏放大器連接于SRAM存儲單元，用于將所述SRAM存儲單元中輸出的數據信號比較后放大，便于后續電路對所述數據信號的識別；
[0011]所述預置位信號產生電路產生預置位信號，使所述RS鎖存電路預先輸出高電平信號;
[0012]所述RS鎖存電路連接于所述靈敏放大器及所述預置位信號產生電路，用于鎖存及傳輸所述靈敏放大器輸出的信號。
[0013]優選地，所述預置位信號產生電路包括第一反相器和兩輸入的第一與非門，所述第一反相器的輸出端連接于所述第一與非門的一個輸入端，所述第一反相器的輸入端與所述第一與非門的另一個輸入端相連。
[0014]優選地，所述預置位信號產生電路使所述RS鎖存器預先輸出信號“1”，當所述靈敏放大器的輸入信號為“O”時，所述RS鎖存器的輸出信號由信號“I”跳變為信號“O”；當所述靈敏放大器的輸入信號為“ I ”時，所述RS鎖存器的輸出信號保持為信號“ I ”。
[0015]優選地，所述靈敏放大器的輸入端連接一組數據信號取反的位線。
[0016]優選地，所述靈敏放大器的使能信號高有效。
[0017]優選地，所述預置位信號產生電路的輸入信號為時鐘信號。
[0018]優選地，所述預置位信號為低電平脈沖。
[0019]優選地，所述RS鎖存電路包括第二與非門、第三與非門及第二反相器，所述第二與非門及所述第三與非門的輸入端和輸出端分別交叉耦合，所述第二反相器連接于所述第三與非門的輸出端。
[0020]更優選地，所述第二與非門及所述第三與非門為兩輸入與非門。
[0021]優選地，所述靈敏放大器的輸出端連接于所述RS鎖存電路的復位端，所述預置位信號產生電路的輸出端連接于所述RS鎖存電路的置位端。
[0022]如上所述，本發明的SRAM輸出鎖存電路，具有以下有益效果:
[0023]本發明的SRAM輸出鎖存電路通過增加一個預置位信號，減少輸出“I”的時間，達到縮小SRAM整體訪問時間的目的，進而提升SRAM的性能。
【附圖說明】
[0024]圖1顯示為現有技術中的SRAM輸出鎖存電路示意圖。
[0025]圖2顯示為現有技術中的SRAM輸出鎖存電路的波形示意圖。
[0026]圖3顯示為本發明中的SRAM輸出鎖存電路示意圖。
[0027]圖4顯示為本發明中的SRAM輸出鎖存電路的波形示意圖。
[0028]圖5顯示為本發明中的預置位信號產生電路的波形示意圖。
[0029]元件標號說明
[0030]I SRAM輸出鎖存電路
[0031]11靈敏放大器
[0032]12 RS鎖存電路
[0033]2 SRAM輸出鎖存電路
[0034]21靈敏放大器
[0035]22預置位信號產生電路
[0036]221第一反相器
[0037]222第一與非門
[0038]23 RS鎖存電路
[0039]231第二與非門
[0040]232第三與非門
[0041]233第二反相器
[0042]SA_Enable靈敏放大器的使能信號
[0043]BL第一位線
[0044]BLB第二位線
[0045]OUT第一輸出端
[0046]OUTB第二輸出端
[0047]QRS鎖存電路的輸出端
[0048]SET預置位信號
[0049]Int_clk 時鐘信號
[0050]Int_clkb 時鐘信號
【具體實施方式】
[0051]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0052]請參閱圖3?圖5。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。
[0053]如圖3所示，本發明提供一種SRAM輸出鎖存電路，所述SRAM輸出鎖存電路2至少包括:
[0054]靈敏放大器21，預置位信號產生電路22，RS鎖存電路23 ；
[0055]所述靈敏放大器21連接于SRAM存儲單元，用于將所述SRAM存儲單元中輸出的數據信號比較后放大輸出，以便于后續電路對所述數據信號的識別，所述靈敏放大器21的輸入端連接一組數據信號取反的位線，所述靈敏放大器21受使能信號SA_Enable控制，且使能信號SA_Enable高有效。
[0056]如圖3所示，所述靈敏放大器21為雙端輸入單端輸出結構，其輸入端連接于SRAM存儲單元的一組位線(Bit line)，如圖3所示，分別為第一位線BL和第二位線BLB，所述第一位線BL和第二位線BLB傳輸的信號為一組從SRAM存儲單元中讀取出來的取反的數據信號。
[0057]SA_Enable為所述靈敏放大器21的使能信號，如圖4所示，當所述靈敏放大器21的使能信號SA_Enable跳變為高電平時，所述靈敏放大器21開始工作。
[0058]所述靈敏放大器21將所述第一位線BL和第二位線BLB傳輸的數據信號進行比較并將比較結果放大輸出，所述靈敏放大器21放大輸出的信號為全電壓范圍的信號，能提升后續電路對信號的讀取速度。
[0059]所述靈敏放大器21將第一位線BL上的數據和第二位線BLB上的數據進行比較，并將比較結果放大后輸出至第一輸出端D0UT，比較結果的反信號輸出至第二輸出端D0UTB，如圖4所示，DOUT和DOUTB為一組取反信號。在本實施例中，如圖3所示，所述靈敏放大器21的輸出端為第一輸出端D0UT,所述靈敏放大器21的第二輸出端DOUTB未被引用于后續電路。
[0060]所述預置位信號產生電路22連接于所述RS鎖存電路23的輸入端，用于產生所述RS鎖存電路23的預置位信號SET。
[0061]所述預置位信號產生電路2