半導體存儲器件和包括半導體存儲器件的存儲系統的制作方法
【專利說明】半導體存儲器件和包括半導體存儲器件的存儲系統
[0001]相關申請的交叉引用
[0002]本申請要求2014年2月7日提交的申請號為10-2014-0014296的韓國專利申請的優先權和權益，其全部內容通過引用合并于此。
技術領域
[0003]實施例涉及電子器件和包括電子器件的存儲系統，并且更具體地涉及半導體存儲器件和包括半導體存儲器件的存儲系統。
【背景技術】
[0004]半導體存儲器件是使用如下半導體材料實現的存儲器件:諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)。半導體存儲器件通常被分成易失性存儲器件或非易失性存儲器件。
[0005]易失性存儲器件是當供應至易失性存儲器件的電源被中斷時儲存的數據丟失的存儲器件。易失性存儲器件的實例包括，但不限于靜態隨機存取存儲器(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)。非易失性存儲器件是當供應至非易失性存儲器件的電源被中斷時，保留儲存的數據的存儲器件。非易失性存儲器件的實例包括，但不限于只讀存儲器(ROM)、可編程ROM (PROM)、可擦除可編程ROM (EPROM)、電可擦除可編程ROM (EEPROM)、快閃存儲器、相變RAM (PRAM)、磁性RAM (MRAM)、阻變RAM (RRAM)、鐵電RAM (FRAM)等。快閃存儲器通常被分成或非(NOR)型快閃存儲器件或與非(NAND)型快閃存儲器件。
【發明內容】
[0006]半導體存儲器件的一個實施例包括:存儲器單元陣列，其包括在襯底之上層疊配置的第一多個正常存儲器單元和第二多個虛設存儲器單元；第一多個正常字線，其與第一多個正常存儲器單元電耦接；以及第二多個虛設字線，其與第二多個虛設存儲器單元電耦接，其中第一多個正常存儲器單元包括至少一個壞的存儲器單元，并且至少一個壞的存儲器單元中的每個被第二多個虛設存儲器單元之中的虛設存儲器單元代替。
[0007]半導體存儲器件的一個實施例包括:多個單元串，其分別與多個漏極選擇線電耦接，并且沿著行的方向延伸，且被布置在列方向上，多個單元串中的每個包括在襯底之上層疊配置的第一多個正常存儲器單元和第二多個虛設存儲器單元；第一多個正常字線，其與第一多個正常存儲器單元電耦接；以及第二多個虛設字線，其與多個虛設存儲器單元電耦接，其中，第一多個正常存儲器單元包括至少一個壞的存儲器單元，并且至少一個壞的存儲器單元中的每個被第二多個虛設存儲器單元之中的虛設存儲器單元代替。
[0008]存儲系統的一個實施例包括半導體存儲器件和被配置成控制半導體存儲器件的至少一種操作的控制器，其中，半導體存儲器件包括:存儲器單元陣列，其包括在襯底至少層疊配置的第一多個正常存儲器單元和第二多個虛設存儲器單元；第一多個正常字線，其與第一多個正常存儲器單元電耦接；以及第二多個虛設字線，其與第二多個虛設存儲器單元電耦接，其中，第一多個正常存儲器單元包括至少一個壞的存儲器單元，并且至少一個壞的存儲器單元中的每個被第二多個虛設存儲器單元之中的虛設存儲器單元代替。
【附圖說明】
[0009]圖1是表示半導體存儲器件的一個實施例的框圖；
[0010]圖2是表示圖1中所示的存儲器單元陣列的框圖；
[0011]圖3是表示圖2中所示的存儲塊的一個實施例的電路圖；
[0012]圖4是表示圖2中所示的存儲塊中的一個的一個實施例的電路圖；
[0013]圖5是表示圖3中所示的在存儲塊中沿著列方向布置的單元串的電路圖；
[0014]圖6是行的單元串、和包括在每一個單元串中的虛設存儲器單元和正常存儲器單元的一個實施例的圖示；
[0015]圖7是行的單元串、和包括在每一個單元串中的虛設存儲器單元和正常存儲器單元的一個實施例的圖示；
[0016]圖8是行的單元串、和包括在每一個單元串中的虛設存儲器單元和正常存儲器單元的一個實施例的圖示；
[0017]圖9是詳述在根據參照圖8描述的方法來代替壞的存儲器單元之后執行編程操作或讀取操作時，施加至虛設字線和正常字線的電壓的表；
[0018]圖10是詳述在根據參照圖8描述的方法來代替壞的存儲器單元之后執行擦除操作時施加至虛設字線和正常字線的電壓的表；
[0019]圖11是表示包括半導體存儲器件和控制器的存儲系統的框圖；
[0020]圖12是表示圖11中所示的存儲系統的一個實施例的框圖；
[0021]圖13是表示圖12中所示的存儲系統的應用的一個實例的框圖；
[0022]圖14是表示包括參照圖13描述的存儲系統的計算系統的框圖。
【具體實施方式】
[0023]圖1是半導體存儲器件100的一個實施例的框圖。
[0024]半導體存儲器件100包括存儲器單元陣列110和外圍電路120。
[0025]存儲器單元陣列110經由行線RL和位線BL與外圍電路120電耦接。
[0026]存儲器單元陣列110包括多個存儲塊。多個存儲塊中的每個包括多個單元串。多個串中的每個包括層疊在襯底之上的多個存儲器單元。在一個實施例中，多個存儲器單元中的每個是非易失性存儲器單元。在一個實施例中，多個存儲器單元中的每個可以被定義為單電平單元或多電平單元。以下將參照圖2、圖3和圖4來描述存儲器單元陣列110。
[0027]修復信息被儲存在多個存儲塊中的至少一個中。修復信息包括關于壞的存儲器單元的信息。壞的存儲器單元的可靠性通常不確定，并且可以被處理為壞區。壞的存儲器單元可以被其他存儲器單元代替。
[0028]外圍電路120從存儲器單元陣列110裝載修復信息，并且根據該修復信息使用其他存儲器單元來修復壞的存儲器單元。
[0029]外圍電路120包括:地址解碼器121、電壓發生器122、讀取/寫入電路123和控制邏輯124。
[0030]地址解碼器121經由行線RL與存儲器單元陣列110電耦接。行線RL包括漏極選擇線、字線、源極選擇線和公共源極線。在一個實施例中，行線RL可以包括管道選擇線。
[0031]地址解碼器121被配置成在控制邏輯124的控制下驅動行線RL。地址解碼器121從控制邏輯124接收轉換地址CA。
[0032]在一個實施例中，當執行編程操作或讀取操作時，轉換地址CA包括塊地址和行地址。地址解碼器121被配置成將接收的轉換地址CA的塊地址解碼。地址解碼器121選擇與解碼的塊地址相關的存儲塊。地址解碼器121被配置成將接收的轉換地址CA的行地址解碼。地址解碼器121將從電壓發生器122接收的電壓施加至選中存儲塊的行線RL，并且然后選擇與解碼的行地址相關的一個漏極選擇線和一個字線。
[0033]在一個實施例中，當執行擦除操作時，轉換地址CA包括塊地址。地址解碼器121將塊地址解碼，并且選擇與解碼的塊地址相關的存儲塊。當擦除電壓Vers被施加至存儲器單元陣列110時，地址解碼器121施加從電壓發生器122接收的電壓。電壓的實例包括，但不限于施加至與選中的存儲塊電耦接的行線RL的接地電壓。
[0034]在一個實施例中，地址解碼器121可以包括塊解碼器、行解碼器和地址緩沖器。
[0035]電壓發生器122在控制邏輯124的控制下操作。電壓發生器122被配置成使用在半導體存儲器件100處接收的外部電壓來產生多個電壓。
[0036]在一個實施例中，電壓發生器122可以包括被配置成調節接收的外電壓并且產生電源電壓的電路。在一個實施例中，電壓發生器122可以包括多個泵浦電容器，并且通過選擇性地激活多個泵浦電容器以接收電源電壓來產生多個電壓。
[0037]讀取/寫入電路123經由位線BL與存儲器單元陣列110電耦接。讀取/寫入電路123在控制邏輯124的控制下操作。
[0038]當執行編程操作和讀取操作時，讀取/寫入電路123可以與半導體存儲器件100外部的外部設備交換數據DATA，或可以與半導體存儲器件100的輸入/輸出緩沖器(未示出)交換數據DATA。當執行擦除操作時，讀取/寫入電路123可以將位線BL浮置。
[0039]在一個實施例中，讀取/寫入電路123可以包括頁緩沖器(或頁寄存器)、列選擇電路等。
[0040]控制邏輯124與地址解碼器121、電壓發生器122和讀取/寫入電路123電耦接。控制邏輯124從外部設備或從半導體存儲器件100的輸入/輸出緩沖器(未示出)接收命令CMD和物理地址ADDR。控制邏輯124被配置成響應于命令CMD而控制半導體存儲器件100的一種或更多種操作。命令CMD的實例包括,但不限于編程操作命令、讀取操作命令和擦除操作命令。
[0041]控制邏輯124包括地址轉換單元125。地址轉換單元125儲存從存儲器單元陣列110裝載的修復信息。存儲器單元陣列110的壞區和將用于代替壞區的存儲器單元在修復信息中被指明。
[0042]地址轉換單元125接收物理地址ADDR。如果物理地址ADDR與壞區相對應，則地址轉換單元125提供與將用于代替壞區的存儲器單元相關的轉換地址CA。如果物理地址ADDR不與壞區相對應，則地址轉換單元125將物理地址ADDR提供作為轉換地址CA。
[0043]半導體存儲器件100可以包括輸入/輸出緩沖器(未示出)。輸入/輸出緩沖器從外部設備接收命令CMD和物理地址ADDR，并且將接收的命令CMD和物理地址ADDR傳送至控制邏輯124。輸入/輸出緩沖器被配置成將從外部設備接收的數據DATA傳送至讀取/寫入電路123以及將從讀取/寫入電路123接收的數據DATA傳送至外部設備。
[0044]在一個實施例中，半導體存儲器件100可以是快閃存儲器件。
[0045]圖2是表示圖1中所示的存儲器單元陣列110的框圖。
[0046]存儲器單元陣列110包括多個存儲塊BLKl至BLKz。每個存儲塊具有三維結構。每個存儲塊包括層疊在襯底之上的多個存儲器單元。多個存儲器單元沿著+X方向、+Y方向和+Z方向布置。以下將參照圖3和圖4來描述存儲塊的結構。
[0047]圖3是表示圖2中所示的存儲塊BLKl至BLKz的一個實施例的電路圖。
[0048]第一存儲塊BLKl包括多個單元串CSll至CSlm、CS21至CS2m。在第一存儲塊BLKl中，沿著行方向(即，+X方向)布置m數目個單元串。圖3中示出了沿著列方向(即，+Y方向)布置的兩個單元串。然而，P(P是自然數)數目個單元串可以沿著列方向(即，+Y方向)布置。
[0049]多個單元串CSll至CSlm、CS21至CS2m中的每個被形成為U形。多個單元串CSll至CSlm、CS21至CS2m中的每個包括:正常存儲器單元NMCl至NMCn，虛設