控制目標模塊的寫入均衡的電路及其方法
【專利說明】控制目標模塊的寫入均衡的電路及其方法
[0001]本申請要求于2014年I月23日向韓國知識產權局提交的韓國專利申請N0.10-2014-0008479的優先權，該韓國專利申請的公開以引用方式全部并入本申請中。
技術領域
[0002]本文描述的本發明構思涉及一種控制目標模塊的寫入均衡的技術。
【背景技術】
[0003]隨著電子裝置變得更加高度集成，會需要高速、低功率和高度集成的半導體存儲器裝置。為了實現這個目的，開發了尺寸小并且具有沿豎直/水平方向布置的晶體管單元的多層裝置。
[0004]隨著半導體存儲器裝置尺寸縮小和速度增加，對于交換用于存取數據的信號的時序可能成為問題。具體地說，在存儲器系統中，根據時鐘信號的頻率增大，命令/地址、時鐘信號和數據選通信號的時序余量會變得非常緊。例如，在包括存儲器控制器和存儲器模塊的存儲器系統中，存儲器模塊中的存儲器裝置上的信號線可彼此不同，從而傳輸至存儲器模塊中的不同存儲器裝置的信號可具有不同的時序。
[0005]在存儲器系統中，具體地說，在其中數據被寫入存儲器裝置的寫操作中，執行寫入均衡操作以確保時鐘信號和數據選通信號在特定時序窗口內到達存儲器模塊的各個存儲器裝置。
[0006]這里，存儲器控制器延遲數據選通信號，從而數據選通信號和時鐘信號同時到達存儲器裝置。
[0007]然而，隨著操作頻率增大，利用寫入均衡操作來調整信號時序的能力受限。
[0008]例如，在第三代雙倍數據速率(DDR3)雙列直插式存儲器模塊(DIMM)中，其結構性特征導致時鐘信號與數據選通信號(CK-DQS)之間的時序偏差。由于該時序偏差，為了使寫操作穩定，在存儲器系統通電時或周期性地執行校準操作(換句話說，寫入均衡操作)。
[0009]然而，存在校準操作可由于工藝、電壓、溫度(PVT)變化而失效的可能性。
【發明內容】
[0010]本發明構思的示例性實施例提供了一種寫入均衡控制方法，該方法包括以下步驟:在均衡參考表中注冊與多個存儲器模塊的類型相對應的多個數據相關信號(DRS)參考延遲值；將寫入均衡相關信號發送至安裝在目標板上的第一類型的存儲器模塊；檢測時鐘信號與從安裝的存儲器模塊上的多個存儲器裝置接收的多個數據相關信號之間的多個時序偏差；根據與安裝的存儲器模塊相對應的DRS參考延遲值，在一個時序偏差處在第一范圍以外的情況下，對發送至所述安裝的存儲器模塊的一個對應的存儲器裝置的數據相關信號的延遲進行調整。
[0011]在本發明構思的示例性實施例中，數據相關信號包括指示關聯的數據信號的有效性的數據選通信號。
[0012]在本發明構思的示例性實施例中，存儲器裝置包括第三代雙倍數據速率(DDR3)同步動態隨機存取存儲器(SDRAM)。
[0013]在本發明構思的示例性實施例中，安裝的存儲器模塊包括無緩沖雙列直插式存儲器模塊(M)IMM)、超薄型雙列直插式存儲器模塊(VLPDIMM)、寄存器式雙列直插式存儲器模塊(RDIMM)或小型雙列直插式存儲器模塊(SODIMM)。
[0014]在本發明構思的示例性實施例中，根據目標板的拓撲結構來區分DRS參考延遲值。
[0015]在本發明構思的示例性實施例中，當一個時序偏差超過與安裝的存儲器模塊相對應的DRS參考延遲值的25%以上時，通過參照該DRS參考延遲值來調整發送至與第一范圍以外的時序偏差相對應的存儲器裝置的數據相關信號的延遲。
[0016]在本發明構思的示例性實施例中，利用通過了寫入均衡操作的各存儲器裝置的平均偏離值來調整發送至與第一范圍以外的時序偏差相對應的存儲器裝置的數據相關信號的延遲。
[0017]本發明構思的示例性實施例提供了一種寫入均衡控制方法，該方法包括以下步驟:將與多個雙列直插式存儲器模塊的類型相對應的多個數據選通信號(DQS)參考延遲值存儲在參考存儲器中作為串行存在檢測(SPD)信息；利用sro信息來識別安裝在目標板上的一個雙列直插式存儲器模塊的類型，并向安裝的雙列直插式存儲器模塊提供包括時鐘信號、命令、地址和數據選通信號在內的多個寫入均衡相關信號；檢測時鐘信號與從安裝的雙列直插式存儲器模塊上的多個存儲器裝置接收的多個數據選通信號之間的多個時序偏差；以及基于通過了寫入均衡操作的各存儲器裝置的平均偏離值和與安裝的雙列直插式存儲器模塊相對應的DQS參考延遲值，來對發送至與處在第一范圍以外的一個時序偏差相對應的存儲器裝置的數據選通信號的時序進行調整。
[0018]在本發明構思的示例性實施例中，參考存儲器包括非易失性半導體存儲器。
[0019]在本發明構思的示例性實施例中，當存儲器裝置包括DDR3SDRAM時，雙列直插式存儲器模塊包括緩沖器芯片。
[0020]在本發明構思的示例性實施例中，雙列直插式存儲器模塊包括DDR3雙列直插式存儲器模塊(DIMM)。
[0021]在本發明構思的示例性實施例中，根據目標板的拓撲結構來區分DQS參考延遲值。
[0022]在本發明構思的示例性實施例中，第一范圍在與安裝的雙列直插式存儲器模塊相對應的DQS參考延遲值的約25%以內。
[0023]在本發明構思的示例性實施例中，根據系統芯片來區分多個DQS參考延遲值。
[0024]本發明構思的示例性實施例提供了一種寫入均衡控制電路，該電路包括:均衡參考表，其被配置為存儲與多個存儲器模塊的類型相對應的多個DRS參考延遲值；以及寫入均衡管理電路，其被配置為將寫入均衡相關信號發送至安裝在目標板上的存儲器模塊，其中，寫入均衡管理電路檢查時鐘信號與從安裝的存儲器模塊上的多個存儲器裝置接收的多個數據相關信號之間的多個時序偏差，其中，當發生偏差失效時，寫入均衡管理電路基于與安裝的存儲器模塊相對應的DRS參考延遲值來對發送至經歷偏差失效的存儲器裝置的數據相關信號的時序進行調整。
[0025]在本發明構思的示例性實施例中，均衡參考表包括非易失性半導體存儲器。
[0026]在本發明構思的示例性實施例中，數據相關信號包括指示數據信號的有效性的數據選通信號。
[0027]在本發明構思的示例性實施例中，寫入均衡相關信號包括時鐘信號、命令、地址和數據選通信號。
[0028]在本發明構思的示例性實施例中，寫入均衡管理電路包括:時鐘產生器，其被配置為產生時鐘信號；數據選通信號產生器，其被配置為以根據控制信號調整的一定延遲來產生數據選通信號；以及控制單元，其被配置為向數據選通信號產生器提供控制信號，所述控制信號用于基于與安裝的存儲器模塊相對應的DRS參考延遲值來對傳輸至經歷偏差失效的存儲器裝置的數據相關信號的時序進行調整，其中，當根據與安裝的存儲器模塊相對應的DRS參考延遲值得知與所述存儲器裝置相對應的時序偏差在第一范圍以外時，將控制信號提供至數據選通信號產生器。
[0029]在本發明構思的示例性實施例中，利用通過了寫入均衡操作的各存儲器裝置的平均偏離值來對發送至與第一范圍以外的時序偏差相對應的存儲器裝置的數據相關信號的時序進行調整。
[0030]在本發明構思的示例性實施例中，安裝的存儲器模塊包括雙列直插式存儲器模塊。
[0031]在本發明構思的示例性實施例中，存儲器裝置包括安裝在存儲器模塊的基底上的SDRAM0
[0032]本發明構思的示例性實施例提供了一種存儲器控制器，該存儲器控制器包括:參考表，其被配置為存儲與多個存儲器模塊的類型相對應的多個DQS參考延遲值；時鐘產生器，其被配置為產生時鐘信號；數據選通信號產生器，其被配置為以根據控制信號調整的一定延遲來產生的數據選通信號；以及控制單元，其被配置為控制將寫入均衡相關信號傳輸至安裝在目標板上的雙列直插式存儲器模塊，所述寫入均衡相關信號包括時鐘信號、命令、地址和數據選通信號，其中，控制單元檢查時鐘信號與從安裝的雙列直插式存儲器模塊上的多個存儲器裝置接收的多個數據相關信號之間的多個時序偏差，并且其中當發生偏差失效時，控制單元指示數據選通信號產生器對發送至經歷偏差失效的存儲器裝置的數據選通信號的延遲進行調整。
[0033]在本發明構思的示例性實施例中，存儲器裝置以fly-by拓撲方式連接在安裝的雙列直插式存儲器模塊上。
[0034]在本發明構思的示例性實施例中，通過根據與安裝的雙列直插式存儲器模塊相對應的DQS參考延遲值檢查時序偏差是否處在第一范圍以外來確定是否發生偏差失效。
[0035]在本發明構思的示例性實施例中，基于與安裝的雙列直插式存儲器模塊相對應的DQS參考延遲值和安裝的雙列直插式存儲器模塊上的通過寫入均衡操作的各存儲器裝置的平均偏離值，來對發送至經歷偏差失效的存儲器裝置的數據選通信號的延遲進行調整。
[0036]在本發明構思的示例性實施例中，當時序偏差超過時鐘信號的周期的四分之一時發生偏差失效。
[0037]在本發明構思的示例性實施例中，根據系統芯片、目標板或DIMM類型來區分多個DQS參考延遲值。
[0038]在本發明構思的示例性實施例中，存儲器控制器包括在包括一種DDR3SDRAM裝置的存儲器模塊上執行寫入均衡操作的算法。
[0039]在本發明構思的示例性實施例中，提供了一種寫入均衡控制方法，該方法包括以下步驟:將寫入均衡相關信號和時鐘信號發送至存儲器模塊；檢查時鐘信號與從存儲器模塊的多個存儲器裝置接收的多個數據相關信號之間的多個時序偏差；根據存儲在存儲器中的一個參考延遲值來對傳輸至存儲器模塊的一個存儲器裝置的數據相關信號的時序進行調整，該存儲器裝置的時序偏差處在可允許的范圍以外。
【附圖說明】
[0040]通過參照附圖來詳細描述本發明構思的示例性實施例，本發明構思的以上和其它特征將變得更加清楚，其中:
[0041]圖1是示出根據本發明構思的示例性實施例的存儲器系統的框圖；
[0042]圖2是示出根據本發明構思的示例性實施例的寫入均衡的流程圖；
[0043]圖3是示出根據本發明構思的示例性實施例的與圖1相關的寫入均衡相關信號的發送和接收的存儲器系統的框圖；
[0044]圖4是示出根據本發明構思的示例性實施例的圖1所示的存儲器控制器的框圖；
[0045]圖5是示出根據本發明構思的示例性實施例的當執行圖2的寫入均衡時校準的信號時序的不圖；
[0046]圖6是示出根據本發明構思的示例性實施例的時序偏差誤差的補償的時序圖；
[0047]圖7是示出根據本發明構思的示例性實施例的能夠安裝在存儲器模塊上的存儲器裝置的框圖；
[0048]圖8是示出根據本發明構思