譯碼方法、存儲器存儲裝置、存儲器控制電路單元的制作方法
【技術領域】
[0001] 本發明是有關于一種譯碼方法，且特別是有關于一種可復寫式非易失性存儲器模 塊的譯碼方法、存儲器存儲裝置、存儲器控制電路單元。
【背景技術】
[0002] 數碼相機、手機與MP3播放器在這幾年來的成長十分迅速，使得消費者對存儲媒 體的需求也急速增加。由于可復寫式非易失性存儲器模塊(例如，快閃存儲器）具有數據非 易失性、省電、體積小，以及無機械結構等特性，所以非常適合內裝在上述所舉例的各種可 攜式多媒體裝置中。
[0003] -般來說，寫入至可復寫式非易失性存儲器模塊的數據都會根據一個錯誤更正碼 來編碼。從可復寫式非易失性存儲器模塊中所讀取的數據也會經過對應的譯碼程序。在一 些情況下，若所讀取的數據中有錯誤比特，并且這些錯誤比特無法被更正，則需要的譯碼時 間會更長。因此，如何增加譯碼的速度，為此領域技術人員所關心的議題。
【發明內容】
[0004] 本發明提供一種譯碼方法、存儲器存儲裝置、存儲器控制電路單元，可以增加譯碼 的速度。
[0005] 本發明一實施例提供一種譯碼方法，用于可復寫式非易失性存儲器模塊。此可復 寫式非易失性存儲器模塊包括多個存儲單元。此譯碼方法包括：根據第一讀取電壓讀取至 少一個存儲單元以取得至少一個第一驗證比特；根據第一驗證比特執行硬比特模式譯碼程 序，并且判斷硬比特模式譯碼程序是否產生第一有效碼字；若硬比特模式譯碼程序沒有產 生第一有效碼字，取得存儲單元的存儲信息；根據存儲信息決定一電壓個數；根據符合電 壓個數的多個第二讀取電壓來讀取存儲單元以取得多個第二驗證比特；以及根據第二驗證 比特執行第一軟比特模式譯碼程序。
[0006] 在本發明一實施例中，上述的譯碼方法還包括：判斷第一軟比特模式譯碼程序是 否產生第二有效碼字；若第一軟比特模式譯碼程序沒有產生第二有效碼字，增加電壓個數； 根據符合增加后的電壓個數的多個第三讀取電壓來讀取存儲單元以取得多個第三驗證比 特；以及根據第三驗證比特執行第二軟比特模式譯碼程序。
[0007] 在本發明一實施例中，數據存儲在存儲單元中，并且根據存儲信息決定電壓個數 的步驟包括：根據存儲信息估測數據中錯誤比特的總數，其中電壓個數與數據中錯誤比特 的總數呈正相關。
[0008] 在本發明一實施例中，上述的存儲信息包括存儲單元的一抹除次數。
[0009] 在本發明一實施例中，上述的存儲信息包括數據存儲在存儲單元所經過的時間。
[0010] 在本發明一實施例中，上述的存儲信息包括數據在存儲單元中被讀取的次數。
[0011] 本發明一實施例提供一種存儲器存儲裝置，包括連接接口單元、可復寫式非易失 性存儲器模塊與存儲器控制電路單元。連接接口單元是用以電性連接至一主機系統。可復 寫式非易失性存儲器模塊包括多個存儲單元。存儲器控制電路單元是電性連接至連接接口 單元與可復寫式非易失性存儲器模塊，用以根據第一讀取電壓讀取至少一個存儲單元以取 得至少一個第一驗證比特，根據第一驗證比特執行一硬比特模式譯碼程序，并且判斷硬比 特模式譯碼程序是否產生第一有效碼字。若硬比特模式譯碼程序沒有產生第一有效碼字， 存儲器控制電路單元用以取得存儲單元的一存儲信息，根據存儲信息決定一電壓個數，根 據符合電壓個數的多個第二讀取電壓來讀取存儲單元以取得多個第二驗證比特，并且根據 第二驗證比特執行第一軟比特模式譯碼程序。
[0012] 在本發明一實施例中，上述的存儲器控制電路單元還用以判斷第一軟比特模式譯 碼程序是否產生第二有效碼字。若第一軟比特模式譯碼程序沒有產生第二有效碼字，存儲 器控制電路單元用以增加電壓個數，根據符合增加后的電壓個數的多個第三讀取電壓來讀 取存儲單元以取得多個第三驗證比特，并且根據第三驗證比特執行第二軟比特模式譯碼程 序。
[0013] 在本發明一實施例中，存儲器控制電路單元根據存儲信息估測數據中錯誤比特的 總數，其中電壓個數與數據中錯誤比特的總數呈正相關。
[0014] 本發明一實施例提供一種存儲器控制電路單元，用于控制上述的可復寫式非易失 性存儲器模塊。存儲器控制電路單元包括主機接口、存儲器接口與存儲器管理電路、以及錯 誤檢查與校正電路。主機接口是用以電性連接至主機系統。存儲器接口是用以電性連接至 可復寫式非易失性存儲器模塊。存儲器管理電路是電性連接至主機接口與存儲器接口，用 以根據第一讀取電壓讀取至少一個存儲單元以取得至少一個第一驗證比特。錯誤檢查與校 正電路是用以根據第一驗證比特執行硬比特模式譯碼程序，并且判斷硬比特模式譯碼程序 是否產生第一有效碼字。若硬比特模式譯碼程序沒有產生第一有效碼字，存儲器管理電路 用以取得存儲單元的一存儲信息，根據存儲信息決定電壓個數，根據符合電壓個數的多個 第二讀取電壓來讀取存儲單元以取得多個第二驗證比特。錯誤檢查與校正電路用以根據第 二驗證比特執行第一軟比特模式譯碼程序。
[0015] 在本發明一實施例中，錯誤檢查與校正電路還用以判斷第一軟比特模式譯碼程序 是否產生第二有效碼字。若第一軟比特模式譯碼程序沒有產生第二有效碼字，存儲器管理 電路用以增加電壓個數，并且根據符合增加后的電壓個數的多個第三讀取電壓來讀取存儲 單元以取得多個第三驗證比特。錯誤檢查與校正電路還用以根據第三驗證比特執行第二軟 比特模式譯碼程序。
[0016] 在本發明一實施例中，存儲器管理電路根據存儲信息估測數據中錯誤比特的總 數，其中電壓個數與數據中錯誤比特的總數呈正相關。
[0017] 基于上述，本發明實施例提供的譯碼方法、存儲器存儲裝置、存儲器控制電路單 元，會逐漸地增加讀取電壓的個數，藉此可以增加譯碼的速度。
[0018] 為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳 細說明如下。
【附圖說明】
[0019] 圖1是根據本發明一實施例所示出的主機系統與存儲器存儲裝置的示意圖；
[0020] 圖2是根據一實施例所示出的電腦、輸入/輸出裝置與存儲器存儲裝置的示意 圖；
[0021] 圖3是根據本發明另一實施例所示出的主機系統與存儲器存儲裝置的示意圖；
[0022] 圖4是圖1所示的存儲器存儲裝置的概要方塊圖；
[0023] 圖5是根據一實施例所示出的可復寫式非易失性存儲器模塊的概要方塊圖；
[0024] 圖6是根據一實施例所示出的存儲單元陣列的示意圖；
[0025] 圖7是根據一實施例所示出存儲在存儲單元陣列中的寫入數據所對應的柵極電 壓的統計分配圖；
[0026] 圖8是根據一實施例所示出的從存儲單元中讀取數據的示意圖；
[0027] 圖9是根據另一實施例所示出的從存儲單元中讀取數據的示意圖；
[0028] 圖10是根據一實施例所示出的管理可復寫式非易失性存儲器模塊的示意圖；
[0029] 圖11是根據一實施例所示出的存儲器控制電路單元的概要方塊圖；
[0030] 圖12是根據一實施例示出奇偶檢查矩陣的示意圖；
[0031] 圖13是根據一實施例示出讀取驗證比特的示意圖；
[0032] 圖14是根據一實施例示出譯碼方法的流程圖。
[0033] 附圖標記說明：
[0034] 1000 :主機系統；
[0035] 1100:電腦；
[0036] 1102 :微處理器；
[0037] 1104 :隨機存取存儲器；
[0038] 1106 :輸入/輸出裝置；
[0039] 1108 :系統總線；
[0040] 1110:數據傳輸接口；
[0041] 1202:鼠標；
[0042] 1204 :鍵盤；
[0043] 1206 :顯示器；
[0044] 1208 :打印機；
[0045] 1212:U盤；
[0046] 1214 :存儲卡；
[0047] 1216:固態硬盤；
[0048] 1310 :數碼相機；
[0049] 1312 :SD 卡；
[0050] 1314:MMC 卡；
[0051] 1316 :存儲棒；
[0052] 1318:CF 卡；
[0053] 1320 :嵌入式存儲裝置；
[0054] 100 :存儲器存儲裝置；
[0055] 102:連接接口單元；
[0056] 104 :存儲器控制電路單元；
[0057] 106 :可復寫式非易失性存儲器模塊；
[0058] 2202:存儲單元陣列；
[0059] 2204:字符線控制電路；
[0060] 2206 :比特線控制電路；
[0061] 2208:行譯碼器；
[0062] 2210 :數據輸入/輸出緩沖器；